JPS59154896A - Time division exchange circuit - Google Patents
Time division exchange circuitInfo
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- JPS59154896A JPS59154896A JP2915883A JP2915883A JPS59154896A JP S59154896 A JPS59154896 A JP S59154896A JP 2915883 A JP2915883 A JP 2915883A JP 2915883 A JP2915883 A JP 2915883A JP S59154896 A JPS59154896 A JP S59154896A
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- JP
- Japan
- Prior art keywords
- shift register
- information
- control
- selector
- channel
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、榎数本の時分割多重情報・イタエイ上の・情
報を交換する回路に関するものであり、高集積回路技術
を用いて構成する汎用性に冨む時分割交換回路において
、特に１チツプＬＳＩで大容量化でき、１チャネル当り
の通信速度が向上し、また、大規模化を容易に構成でき
る時分割交換回路に関するものである。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a circuit for exchanging time-division multiplexed information on several wires, and is a general-purpose circuit configured using highly integrated circuit technology. In particular, the present invention relates to time division switching circuits that are rich in functionality, and in particular, to a time division switching circuit that can increase capacity with a single-chip LSI, improve communication speed per channel, and can easily be constructed on a large scale.
従来、１チツプＬＳＩ化可能な汎用性に富む高速時分割
交換回路は第１図のような構成が考えられていた（ｌ￥
ｊＭ昭５５−５５６９８ Ｊｒｊ）。第１図において、
入ハイウエイ１上の時分割多重情報が人力シフトレジス
タ２（直列人力、並列出力）上へ空間的に展開され、グ
ートマトｌ）クス８でチャ洋ル変換された後に１フレ一
ム分の′情報が出力シフトレジスタ４にセットされ、出
ハイウェイフ上へ直列に出力さ肚る。ここで、ゲートマ
トリクスＨの・谷ゲートは、あら０・しめ交換料＠１用
の情報がセットしであるゲートマトリクス制御用７７８
７２２２群５（直列人力、並列出刃）の各ビット対応位
置の内存によってその開閉が副側１されてＫす、交換パ
ターン変更時にはシフトレジスタ５にデータを書込むこ
とにより、列単位にシフトレジスタの内容をかえる。こ
のゲートマトリクス制御用７フトレジスタ群５に父侠制
御用のｒｄ報が一度セットされた後は、書込み禁止信号
によりゲートマ） ＩＪクスの開閉制御は行なわれず、
常時、一定の状態に保たれる。従って、情報の伝送速度
を規定する要因は、はぼ入力／出力シフトレジスタ２．
４の動作限界であり、超高速の交換動作が可能となる。Conventionally, a highly versatile high-speed time division switching circuit that can be integrated into a single-chip LSI has been considered to have a configuration as shown in Figure 1.
jM Showa 55-55698 Jr.). In Figure 1,
The time-division multiplexed information on the input highway 1 is spatially developed onto the manual shift register 2 (serial manual input, parallel output), and after being converted into a multi-layered format in the computer 8, the information for one frame is generated. is set in the output shift register 4 and output serially onto the output high-wire. Here, the valley gate of gate matrix H is 778 for gate matrix control where information for 0 and 1 exchange fee is set.
The opening and closing of the 7222 group 5 (series manual, parallel cutting) is controlled by the sub-side 1 due to the existence of corresponding bit positions. When changing the exchange pattern, by writing data to the shift register 5, the shift register can be changed column by column. Change the content. Once the RD information for master control is set in the 7-foot register group 5 for gate matrix control, the opening/closing control of the gate matrix IJ is not performed by the write inhibit signal.
Always kept in a constant state. Therefore, the factors that define the information transmission speed are the input/output shift registers 2.
4, which enables ultra-high-speed exchange operations.
また、入出力信号線が少ないこと、はとんどがシフトレ
ジスタとゲートマトリクスの繰り返し回路で構成される
ことから、高密度に集積できる特徴をもつ。In addition, since there are few input/output signal lines and most of the circuits are composed of repeating circuits of shift registers and gate matrices, they can be integrated at high density.
しかし、１フレームのチャネル数をＮとすると、ゲート
マトリクス３は、Ｎ２ゲート、制御用シフトレジスタ群
５はＮ２個のシフトレジスタを必要とし、ハード量が増
大する。そのため、１チツプＬＳＩ化する際に収容チャ
ネル数を多くとることができない欠点をもつ。また交換
回路のスルーブツトが入力シフトレジスタ２（または出
力シフトレジスタ４）の動作速度限界によって制約され
る欠点をもつ。さらに、１チツプＬＳＩ化した交換回路
を多段接続して大規模なシステムを構成するためには、
交換回路の入／出力端にマルチプレクサ、デマルチプレ
クサを付加する必要があり、複雑化、ハード量の増加を
招く。制御用シフトレジスタは、バス設定後、常時一定
の状態に保つ必要があるため、スタチックシフトレジス
タで構成するか、またはダイナミックシフトレジスタと
リフレッシュ回路の組合せで実現する必要がある。従っ
て、ハード量の増加、回路構成の複雑化を招く。However, if the number of channels in one frame is N, the gate matrix 3 requires N2 gates and the control shift register group 5 requires N2 shift registers, which increases the amount of hardware. Therefore, it has the disadvantage that it is not possible to accommodate a large number of channels when fabricating it into a one-chip LSI. Another disadvantage is that the throughput of the switching circuit is limited by the operating speed limit of the input shift register 2 (or output shift register 4). Furthermore, in order to configure a large-scale system by connecting switching circuits converted into one-chip LSI in multiple stages,
It is necessary to add a multiplexer and a demultiplexer to the input/output terminals of the switching circuit, leading to complexity and an increase in the amount of hardware. Since the control shift register must be kept in a constant state at all times after the bus is set, it must be configured with a static shift register or realized by a combination of a dynamic shift register and a refresh circuit. Therefore, the amount of hardware increases and the circuit configuration becomes complicated.
本発明は、前述の如き従来の欠点を改善するため、複数
・・イウエイの情報を並行して時分割的にチャネル位置
変換または方略変換を行うもので、従来方式の特徴であ
った汎用性、篩速性を失うことなく、１チツプＬＳＩで
大容量化が図れ、スループットの向上、大規模化を容易
に実現できる時分割交換回路を提供することを目的とす
るものである。In order to improve the conventional drawbacks as described above, the present invention performs time-division channel position conversion or strategy conversion on information from a plurality of channels in parallel. It is an object of the present invention to provide a time-division switching circuit that can increase capacity with a single-chip LSI without losing screening speed, and can easily realize improvement in throughput and expansion in scale.
第２図は本発明の一実施例であり、１．〜】Ｌは入ハイ
ウェイ、２、〜２□は入力シフトレジスタ、８１〜８１
は蓄積用シフトレジスタ、９１〜９１はセレクタ回路、
１０、〜１０１は出力レジスタ、１１□〜１１１は制御
用シフトレジスタ、７、〜７１は出ハイウェイである。FIG. 2 shows an embodiment of the present invention.1. ~】L is input highway, 2, ~2□ is input shift register, 81~81
is a storage shift register, 91 to 91 are selector circuits,
10 and 101 are output registers, 11□ to 111 are control shift registers, and 7 and 71 are output highways.
１本のハイウェイ１．〜玩上の１フレームの時分割多重
情報が、１本の入ハイウェイ１．〜ＩＪ、対応に置いた
１個の入力シフトレジスタ２１〜２Ｌ（直列入力、並列
出力）へシフトインした後、蓄積用シフトレジスタ８．
〜８１に転送される。この時、次の１フレームの先頭の
ビットが入力シフトレジスタ２、〜２１の第１ビツト目
のシフトレジスタにラッチされている。蓄積用シフトレ
ジスタ８１〜８１からは、１フレームの時間、常時、情
報が１個のセレクタ回路９□〜９１に入力され、１個の
制御用シフトレジスタ１１□〜１１Ｊ、から時分割的に
送出される制御情報により、チャネル変換または方略変
換がほどこされ、出力レジスタ１０．〜１０１から出ハ
イウェイ７、〜７．此へ時分割多重情報が出力される。1 highway 1. ~ One frame of time-division multiplexed information on the toy is transmitted through one input highway 1. ~IJ, after shifting into one input shift register 21-2L (serial input, parallel output) placed correspondingly, the storage shift register 8.
~81. At this time, the first bit of the next frame is latched in the first bit shift register of input shift registers 2, .about.21. From the storage shift registers 81 to 81, information is constantly input to one selector circuit 9□ to 91 for one frame time, and is sent out in a time-sharing manner from one control shift register 11□ to 11J. Channel conversion or strategy conversion is performed according to the control information input to the output register 10. ~101 exit Highway 7,~7. Time division multiplexing information is output here.
以下に各部の詳細説明を行、う。Below is a detailed explanation of each part.
第３図は、人ハイウェイ１ノ１に接続する入力シフトレ
ジスタ２１と蓄積用シフトレジスタ８１の精成図である
。ハイウェイ１１上の１フレ一ム分の時分割多重情報は
、１ビツトずつ入力シフトレジスタ２□に直列形式で入
力し、１フレームの最後の情報が入力すると同時に情報
を全ビット並列出力し、次のシフトクロックで蓄積用シ
フトレジスタ８１でラッチスる。この時、次フレームの
第１ビツト目が入力シフトレジスタ２．の第１ビツト目
のシフトレジスタに入力される。蓄積用シフトレジスタ
８１は、チャネル毎に分割されており、例えば第３図に
示すように１フレームのチャネル数４、■チャネル当り
のピット数８と仮定すると、蓄積用７フトレジスタ８１
は４分割（１分割当り８ビツトシフトレジスタで構成］
される。人力シフトレジスタ２□から並列出力された１
フレームの情報は、各チャネル対応に置いた蓄積用シフ
トレジスタ（パラレル入力）でラッチされ、次のクロッ
クシフトタイミングで各蓄積用シフトレジスタの出力端
から信号線１２１１．１２，２．１２１３、Ｊ２１４上
にそれぞれ１ビツト出力され、セレクタ回路に入力され
る。また、信号線１２１１．１２□Ｚ’１１２１１１．
１２１４を蓄積用シフトレジスタの入力端に接続し、各
蓄積用シフトレジスタの第１ビツト目にも同一情報を入
力する。上記動作を８回繰り返すことにより、１チャネ
ル分の情報がセレクタ回路に入力され、一方各蓄積用シ
フトレジスタの情報は一回転してもとの状態にもどる。FIG. 3 is a detailed diagram of the input shift register 21 and the storage shift register 81 connected to the human highway 1-1. The time-division multiplexed information for one frame on the highway 11 is input to the input shift register 2□ one bit at a time in serial format, and at the same time as the last information of one frame is input, all bits of information are output in parallel, and the next The data is latched in the storage shift register 81 at the shift clock. At this time, the first bit of the next frame is the input shift register 2. The first bit is input to the shift register. The storage shift register 81 is divided into channels. For example, assuming that the number of channels in one frame is 4 and the number of pits per channel is 8 as shown in FIG.
is divided into 4 parts (consisting of 8-bit shift registers per division)
be done. 1 output in parallel from manual shift register 2□
The frame information is latched by the storage shift register (parallel input) placed corresponding to each channel, and at the next clock shift timing, the frame information is transferred from the output end of each storage shift register to signal lines 1211.12, 2.1213, and J214. One bit is output for each and input to the selector circuit. Also, the signal line 1211.12□Z'112111.
1214 is connected to the input end of the storage shift register, and the same information is input to the first bit of each storage shift register. By repeating the above operation eight times, the information for one channel is input to the selector circuit, while the information in each storage shift register returns to its original state after one rotation.
以後、同様の動作を行い、次フレームの情報がすべて人
力シフトレジスタ２１に入力されるまで（１フレームの
情報がシフトする時間間隔）繰り返される。すなわち、
同一チャネルの情報が各信号線１２．０．１２．２、】
２４８．１２１４上に４回（１フレームのチャネル数）
出力され、セレクタ回路に入力される。Thereafter, the same operation is repeated until all the information of the next frame is input into the manual shift register 21 (the time interval at which one frame of information is shifted). That is,
Information on the same channel is transmitted to each signal line 12.0.12.2,]
4 times on 248.1214 (number of channels in 1 frame)
It is output and input to the selector circuit.
第４図は、入ハイウエイ数２．１フレームのチャネル数
２．１チャネル当り８ピット多重形式とする場合の交換
回路構成で、特にセレクタ回路構成の１具体例を示すも
のである。一般に、ノ１イウエイ数１１．１フレームの
チャネル数ｎと仮定すると、全部でＪ−ｘ ｎ本の信号
線が蓄積用シフトレジスタとセレクタ回路間に必要とな
る。そして、このｊＸｎ本の信号線の中から１つをセレ
クトするためには、制御用シフトレジスタ１１１．１１
□から出力される制御信号はｌｏｇ２（Ｊ−Ｘ ｎ ）
本あればよい。第４図を例にとれば、２Ｘ２＝４本の信
号線１２□１．１２．２．１２□３．１２，４と、制御
用シフトレジスタ当りｌｏｇ２４＝２本の制御信号線（
セレクタ回路９□に制御信号線２２．、．２２．□が入
力、そして、セレクタ回路９□に制御信号線２２２１．
２２２□が入力する）が必要となる。FIG. 4 shows an exchange circuit configuration when the number of input highways is 2.1 frames and the number of channels is 2.8 pits per channel multiplexed, and particularly shows one specific example of the selector circuit configuration. Generally, assuming that the number of channels in one frame is n, a total of J-x n signal lines are required between the storage shift register and the selector circuit. In order to select one of these jXn signal lines, the control shift register 111.11
The control signal output from □ is log2 (J-X n )
All you need is a book. Taking FIG. 4 as an example, 2X2=4 signal lines 12□1.12.2.12□3.12,4 and log24=2 control signal lines per control shift register (
A control signal line 22. is connected to the selector circuit 9□. ,．． 22. □ is input, and the control signal line 2221. is input to the selector circuit 9□.
222□ is required).
蓄積用シフトレジスタ８．１．８．２．８□１．８□２
の４本の信号線１２，１．１２．□、１２□１．１２□
２は２つのセレクタ回路９８．９゜に同時に接続される
。すなわち、信号線】２□１は、３人力ＡＮＤゲー）
２１．、と２１□１に、信号線１２１□は３人力ＡＮＤ
ゲート２１．２と２１２２に、信号１１ｉ１ｊｌ１２□
１は３人力ＡＮＩ）ゲート２１，３と２１２３に、信号
線１２□２は３人力ＡＮＤゲート２１，４ と２１２４
に接続される。一方、制御用シフトレジスタ１１の制御
信号線ｎ、１ とｎ１□はセレクタ回路９Ｉ内にある３
人力ＡＮＤゲー） ２１，１．２１１２．２１１３．２
１．４Ｋ、制御信号線ｎ２１ と２２２２ハセレクタ回
路９□内にある３人力ＡＮＤゲート２１□１．２１□２
．２１、．２１□４に接続される。このように、各セレ
クタ回路で４個の３人力ＡＮＤゲート（１人力は１Ｋ号
線、２人力は制御線に対応）を用意し、制御情報（０，
０）で３人力Ａ Ｉ”Ｊ Ｄグー１−２１２． と２１
．１がセレクト、制御情報（０，１）で３人力ＡＮＩ）
ゲート２１２２ と２１．２、制御情報（１，０）で３
人力ＡＮＤゲート２１２３ と２１１３、制御情報（１
，１）で３人力ＡＮＤグー） ２１．４ と２１２４が
それぞれセレクトされる ・ので、任意の時刻（１）に
、任意の出ノ・イウエイヘ必要な情報を交換するために
は、必要な出ハイウェイと接続するセレクタ回路内にあ
る３人力ＡＮＤゲートの中で、所望とする情報が人力す
る３人力ＡＮＤゲートを時刻ｔにセレクトすればよい。Accumulation shift register 8.1.8.2.8□1.8□2
The four signal lines 12, 1.12. □、12□1.12□
2 is simultaneously connected to two selector circuits 98.9°. In other words, signal line】2□1 is a three-person AND game)
21. , and 21□1, signal line 121□ is 3-person AND
At gates 21.2 and 2122, signals 11i1jl12□
1 is 3-man-powered ANI) gates 21, 3, and 2123, signal line 12□2 is 3-man-powered AND gate 21, 4, and 2124
connected to. On the other hand, the control signal lines n,1 and n1□ of the control shift register 11 are 3 in the selector circuit 9I.
Human power AND game) 21, 1.2112.2113.2
1.4K, control signal line n21 and 2222, three-man power AND gate 21□1.21□2 in selector circuit 9□
．． 21,. Connected to 21□4. In this way, four three-man power AND gates (one man power corresponds to the 1K line, two man power corresponds to the control line) are prepared in each selector circuit, and control information (0,
0) and 3-man power AI"J D goo 1-212. and 21
．． 1 is select, control information (0, 1) is 3-man power ANI)
Gates 2122 and 21.2, 3 with control information (1,0)
Human-powered AND gates 2123 and 2113, control information (1
, 1), 21.4 and 2124 are selected respectively. - Therefore, in order to exchange the necessary information to any output/way at any time (1), the necessary output highway is selected. Among the three-man-powered AND gates in the selector circuit connected to the three-man-powered AND gate, the one in which the desired information is manually selected may be selected at time t.
具体的な交換動作を以下に示す。The specific exchange operation is shown below.
第４図において、ハイウェイ１□上の情報なＡ（第１チ
ヤネル）、Ｂ（第２チヤネル）とし、ハイウェイ１□上
の情報なＣ（第１チヤネル）、Ｄ（第２チヤネル）とし
て、情報Ａと情報りまた情報Ｂと情報Ｃとの交換動作を
示す。In Fig. 4, information on highway 1□ is denoted as A (first channel) and B (second channel), and information on highway 1□ is denoted as C (first channel) and D (second channel). The operation of exchanging information A and information B and information C is shown.
ハイウェイ１１．１□上の１フレームの情報Ａ、 Ｂと
Ｃ，Ｄが入力シフトレジスタａと２゜に同時にシフトイ
ンしたのちパラレル出力し、チャネル対応に蓄積用シフ
トレジスタでラッチする。すなわち、情報Ａは蓄積用シ
フトレジスタ８＋２、情報Ｂは蓄積用シフトレジスタ８
１．情報Ｃは蓄積用シフトレジスタ８．、情報りは蓄積
用シフトレジスタ８□、でラッチする。そして、次クロ
ック（時刻１１）で各蓄積用シフトレジスタにラッチさ
れた情報Ａ、Ｂ。Information A, B, C, and D of one frame on Highway 11.1□ are simultaneously shifted into input shift registers a and 2°, output in parallel, and latched in shift registers for storage corresponding to channels. That is, information A is stored in the storage shift register 8+2, and information B is stored in the storage shift register 8.
1. Information C is stored in the storage shift register 8. , information is latched in the storage shift register 8□. Then, information A and B are latched in each accumulation shift register at the next clock (time 11).
Ｃ，Ｄの第１ビツト目をそれぞれ信号線１２．１、】２
１□、１２□１．１２２□上へ出力し、セレクタ回路９
、と９□に同時に入力する。この時、制御用シフトレジ
スタ１１１からは制御信号（１、Ｏ）が制御用／フトレ
ジスタ鳴からは制御情報（０、Ｏ）が出力されているた
め、セレクタ回路９、内の３人力ＡＮＤゲー） ２１．
３とセレクタ回路９２内の３人力ＡＮＤゲート２１２Ｉ
がセレクトされており、これらゲートに入力されている
情報りと情報Ｂの第１ビツト目が出力レジスタ１０１と
出力レジスタ１０□へそれぞれ転送され、出ハイウェイ
７１と出ハイウエイ７□上に出力される。各３人力ＡＮ
Ｄゲートへのセレクト信号は、１チヤネルの情報がすべ
て当該３人力ＡＮＩ）ゲートに入力する才で（時間間隔
二Ｔ）保持される。そして、時刻ｔ２に制御用シフトレ
ジスタＪｌ、からは制御情報（１，１）が、！・制御用
シフトレジスタ１１２からは制御情報（０，１）が出力
され、それぞれ３人力ＡＮＤゲート２１□４と３人力Ａ
ＮＤゲート２１２２をセレクトするため、情報Ｃが出力
レジスタ１０．へ、情報Ａが出力レジスタ】０□へ転送
され、出ハイウェイ７、と出ハイウエイ７□上に出力さ
れる。以後同様の交換動作を行い、蓄積用シフトレジス
タからは次フレームの情報がセレクタ回路に入力され、
それと同時に制御用シフトレジスタからは先のフレーム
と同じシーケンスで制御情報が入力される。上記動作に
より、情報Ａと情報りまた情報Ｂと情報Ｃの交換動作が
完了する。The first bit of C and D are signal lines 12.1 and ]2, respectively.
1□, 12□1.122□ output to the top, selector circuit 9
, and 9□ at the same time. At this time, since the control signal (1, O) is output from the control shift register 111 and the control information (0, O) is output from the control/shift register ring, the three-man power AND game in the selector circuit 9 is output. ) 21.
3 and the three-man power AND gate 212I in the selector circuit 92
is selected, and the first bit of the information input to these gates and information B is transferred to the output register 101 and the output register 10□, respectively, and output onto the output highway 71 and the output highway 7□. . 3 person power each
The select signal to the D gate is held (for a time interval of 2T) until all the information of one channel is input to the three ANI gates. Then, at time t2, control information (1, 1) is sent from the control shift register Jl! - Control information (0, 1) is output from the control shift register 112, and the three-man power AND gate 21□4 and the three-man power A
To select ND gate 2122, information C is sent to output register 10. The information A is transferred to the output register 0□ and output on the outgoing highway 7 and the outgoing highway 7□. After that, the same exchange operation is performed, and the information of the next frame is input from the storage shift register to the selector circuit.
At the same time, control information is input from the control shift register in the same sequence as the previous frame. With the above operation, the exchange operation of information A and information B and information C is completed.
第５図に制御用シフトレジスタ１１□の回路構成を示す
。交換パターンの変更要求がない間、トライステートゲ
ート２４１と２４２の出力はハイインピーダンス状態と
なり、パス設定情報は入力されず、一方、トライステー
トゲート凪、と２３２の出力がオン状態となるので、制
御用シフトレジスタ１１１１ と１１１３から出力され
る制御情報はセレクタ回路９．に入力されると同時に、
該制御用シフトレジスタの１１□２と１１□４のレジス
タにも入力され、シフトクロックタイミングに同期して
各レジスタでラッチされる。その後、交換パターンの変
更要求があるまで、サイクリックに制御情報が制御信号
線２２１１と２２１□上に出力される。交換パターンを
変更する時には、パス情報を設定後、変更チャネルを指
定し、１フレームの当該チャネル時間間隔（Ｔ）だけ２
人力ＡＮＤゲート５の出力信号を”ハイ”の状態に保つ
。この信号により、トライステートゲート２３２ と
２３１がハイインピーダンス状態に、また、トライステ
ートゲート２４１と２４２の出力がオン状態となり、パ
ス設定情報が制御用シフトレジスタ１］１２、Ｊ１１４
に入力され、交換パターンの変更が完了する。FIG. 5 shows the circuit configuration of the control shift register 11□. While there is no request to change the exchange pattern, the outputs of tristate gates 241 and 242 are in a high-impedance state, and no path setting information is input. On the other hand, the outputs of tristate gates Nagi and 232 are in the on state, so that the control The control information output from the shift registers 1111 and 1113 is sent to the selector circuit 9. At the same time,
It is also input to registers 11□2 and 11□4 of the control shift register, and latched by each register in synchronization with the shift clock timing. Thereafter, control information is cyclically output onto control signal lines 2211 and 221□ until a request to change the exchange pattern is made. When changing the exchange pattern, after setting the path information, specify the change channel and change the channel time interval (T) of 1 frame by 2.
The output signal of the manual AND gate 5 is kept in a "high" state. This signal causes the tristate gates 232 and 231 to enter the high impedance state, the outputs of the tristate gates 241 and 242 to turn on, and the path setting information to control shift register 1]12, J114.
is entered, and the exchange pattern change is completed.
上記のように、入力シフトレジスタ、蓄積用シフトレジ
スタ、そして制御用シフトレジスタは同一シフトレジス
タで構成できるので、情報の伝送速度をほとんどシフト
レジスタのシフト動作速度限界まで超高速化が図れる。As described above, since the input shift register, the storage shift register, and the control shift register can be configured by the same shift register, the information transmission speed can be extremely increased almost to the shift operation speed limit of the shift register.
また、シフトレジスタの限界動作速度なり１人力ハイウ
ェイ数を１とすると、１チツプＬＳＩとしてのスループ
ットはＪｘＶとなる。従って、入力ハイウェイ数が増加
すれば、スループットが向上する。さらに、入出力ハイ
ウェイと接続する信号線が複数本あるため、１チツプＬ
ＳＩを多段接続することにより゛、容易に大規模化を実
現できる。Further, assuming that the limit operating speed of the shift register, or the number of single-manpower highways, is 1, the throughput as a 1-chip LSI is JxV. Therefore, as the number of input highways increases, throughput improves. Furthermore, since there are multiple signal lines connected to the input/output highway, one chip L
By connecting SIs in multiple stages, it is possible to easily increase the scale.
第６図は、第４図に示す交換回路において、収容チャネ
ル数が大きい場合の高速時分割交換回路構成を示すもの
である。第４図かられかるように、収容チャネル数が増
加すれば、セレクタ回路内のセレクトゲート数も増加し
、制御用シフトレジスタからの制御信号線の分岐数（フ
ァンアウト数）が多くなる。従って蓄積用シフトレジス
タから送出される情報がセレクタ回路内のゲート入力端
で早く安定状態に達しても、制御シフトレジスタから送
出される制御情報が安定するまでに時間がかかり、情報
伝送速度をシフトレジスタの動作限界速度までとること
ができなくなる。また、セレクタ回路内のゲート出力信
号線はワイヤードオア形式でマルチ接続されているため
、マルチ接続数が増加すると、セレクトゲート出力の負
荷容量が増加し、出力情報が安定状態になるまでに時間
がかかるので、情報の伝送限界速度が低下する。FIG. 6 shows a high-speed time division switching circuit configuration when the number of accommodated channels is large in the switching circuit shown in FIG. 4. As can be seen from FIG. 4, as the number of accommodated channels increases, the number of select gates in the selector circuit also increases, and the number of branches (fan-out number) of control signal lines from the control shift register increases. Therefore, even if the information sent out from the storage shift register quickly reaches a stable state at the gate input terminal in the selector circuit, it takes time for the control information sent out from the control shift register to become stable, causing the information transmission speed to shift. It becomes impossible to reach the operating speed of the register. In addition, since the gate output signal lines in the selector circuit are multi-connected in a wired-OR format, as the number of multi-connections increases, the load capacitance of the select gate output increases, and it takes time for the output information to reach a stable state. Therefore, the limit speed of information transmission decreases.
以下に上記欠点を解決する２種類の方法を述べる。第１
は、制御用シフトレジスタの出力に高出力なバッファを
それぞれ用意し、１度にすべてのセレクタ回路を制御す
る構成と、セレクタ出力の負荷容量低減を図るために、
多段かつトリー状に２−１セレクタ回路を置き、段階的
にチャネルを減少させ、最終的に必要な１チヤネルをセ
レクトする構成を組み合わせるものである。第２は、制
御用シフトレジスタに多段にフリップフロップ（Ｆ／Ｆ
）を置き、かつ各Ｆ／Ｆの出力を２分岐して次段のＦ
／ ｆ”に接続し、最終的に各セレクタ回路対応にＦ
／ Ｆが直接制御するとともに、セレクタ出力の負荷容
量低減を図る方法は第１と同様の構成とし、これらを組
み合せるものである。Two methods for solving the above drawbacks will be described below. 1st
In order to provide a high-output buffer for each output of the control shift register and control all the selector circuits at once, and to reduce the load capacitance of the selector output,
This is a combination of configurations in which 2-1 selector circuits are arranged in multiple stages in a tree shape, the number of channels is reduced in stages, and finally one necessary channel is selected. The second is a multi-stage flip-flop (F/F) in the control shift register.
), and the output of each F/F is branched into two to connect to the next F/F.
/ f” and finally F for each selector circuit.
/F is directly controlled and the method for reducing the load capacity of the selector output is to use the same configuration as the first method and to combine these.
第６図は、上記第２の方法を示したもので、人ハイウェ
イ１．上の１フレーム情報に含まれるチャネル数を８と
すると、制御用シフトレジスタ１１、の制御信号線はｌ
ｏｇ２８ ＝ ３不あれば、任意の１チヤネルをセレク
トできる。セレクタ出力の負荷容量低減を図るためには
、全チャネルの中から１度にチャネルを選択せずに多段
かつトリー状に２−１セレクタ回路（１段目： １３．
．１３，２．１３１３．１３１４２段目：１４．１．１
４．２３段目： １５１）を置き、段階的にチャネルを
減少させ、最終的に必要な１チヤネルなセレクトする。FIG. 6 shows the second method, in which the human highway 1. If the number of channels included in the above one frame information is 8, the control signal line of the control shift register 11 is l.
If og28 = 3, any one channel can be selected. In order to reduce the load capacity of the selector output, a 2-1 selector circuit (first stage: 13.
．． 13,2.1313.13142nd row: 14.1.1
4.23rd row: 151) is placed, the number of channels is decreased step by step, and finally the necessary one channel is selected.
すなわち、各段でのセレクタ回路の負荷容量を低減でき
、高速化が図れる。また、制御用シフトレジスタのファ
ンアウト数を減少させるためには、多１々にフリップフ
ロップ（Ｆ／Ｆ）を置き、かつ各１” ／ Ｆの出力を
２分岐して次段のＦ／Ｆに接続し、最終的に各セレクタ
回路対応にＦ／Ｆが直接制御する構成をとる。か〜る構
成をとることにより、収容チャネル数が多くなった場合
にも、情報の伝送速度限界をほぼシフトレジス＼りの動
作速度限界までとることが可能となり、高速化が図れる
。That is, the load capacitance of the selector circuit in each stage can be reduced, and the speed can be increased. In addition, in order to reduce the number of fan-outs of the control shift register, a flip-flop (F/F) is placed in each of the control shift registers, and the output of each 1"/F is branched into two to be connected to the next F/F. Finally, the configuration is such that the F/F directly controls each selector circuit.By adopting such a configuration, even when the number of accommodated channels increases, the information transmission speed limit can be almost reached. It is possible to reach the operating speed limit of the shift register, and the speed can be increased.
第６図にＭいて、例えば第２チヤネル目の情報を第１チ
ヤネル目に変換することを考えると、入ハイウエイ１１
上の１フレームの情報（チャネル数８．１チャネル当り
８ビット多重）が入力シフトレジスタ２１に入力後、チ
ャネル対応に用意した蓄積用シフトレジスタ８□１．８
１２．８Ｉ３．８１４．８１５．８１６．８．７．８１
８でラッチされる。そして、次クロックで、蓄積用シフ
トレジスタ８１．と８１２はセレクタ回路１３□１へ、
蓄積用シフトレジスタ８□３と８１４はセレクタ１３１
□へ、蓄積用シフトレジスタ８，５ と８１６ はセ
レクタ回路１３１３へ、蓄積用シフトレジスタ８１．と
８．８ はセレクタ回路１３．４へそれぞれ入力され心
。この時、蓄積用シフトレジスタ８．７に格納している
第２チヤネル目の情報を最初に読み吊すために、セレク
タ制御用Ｆ ／ Ｆ ｔｓ、４かもの第１ビツト目制御
情報６１”（各セレクタ回路に入力する２本の信号線で
、セレクト制御情報ＩＩ Ｉ １１の場合には、上段の
信号線がセレクトされ、セレクト制御情報１″０パの場
合には、下段の信号線がセレクトされるものとする）を
セレクト回路１３１４に与え、必要とする第２チヤネル
目の情報を転送用シフトレジスタ１６．４に送出する。M in FIG. 6, for example, if we consider converting the information on the second channel to the first channel, the incoming highway 11
After the information of the above one frame (8 channels, 8 bits multiplexed per channel) is input to the input shift register 21, the storage shift register 8□1.8 prepared for each channel is input to the input shift register 21.
12.8I3.814.815.816.8.7.81
It is latched at 8. Then, at the next clock, the storage shift register 81. and 812 go to selector circuit 13□1,
The storage shift registers 8□3 and 814 are selectors 131
To □, the storage shift registers 8, 5 and 816 go to the selector circuit 1313, and the storage shift registers 81. and 8.8 are respectively input to the selector circuit 13.4. At this time, in order to first read and suspend the information of the second channel stored in the storage shift register 8.7, the selector control F/Fts, the four first bit control information 61'' (each Of the two signal lines input to the selector circuit, when the select control information is II I 11, the upper signal line is selected, and when the select control information is 1''0, the lower signal line is selected. ) is given to the select circuit 1314, and the required second channel information is sent to the transfer shift register 16.4.
一方、セレクタ回路１３１０、］３．２．１３．３を制
御するセレクタ用１” ／ Ｆ １８．１．１８．２．
１８．３にもセレクタ制御用１；’ ／ Ｆ １ｓ１．
に設定した制御情報”１″が設定されるので、転送用シ
フトレジスタ１６１１．１６．２．１６．３に第８チヤ
ネル、第６チヤネル、第４チヤネルの情報がラッチされ
る。しかし、これらの情報は、最終的に第２チヤネルの
情報だけが級長段でセレクトされるために、無効転送情
報となる。On the other hand, selector circuit 1310, ]3.2.13.3 for selector 1”/F 18.1.18.2.
18.3 also has selector control 1;'/F 1s1.
Since the control information set to "1" is set, the information of the eighth channel, the sixth channel, and the fourth channel is latched in the transfer shift register 1611.16.2.16.3. However, since only the information on the second channel is ultimately selected at the master stage, these pieces of information become invalid transfer information.
１段目の転送用シフトレジスタ１６□１．１６１２．１
６１３．１６□４に１チヤネルの情報８ビット分がシフ
トインし、転送用シフトレジスタ１６□１ と１６１□
の情報は２段目のセレクタ回路１４１１に、また転送用
シフトレジスタ１６，３ と１６．／）情報はセレクタ
回路１４１□に入力される。これと同期して、第２ビツ
ト目の制御情報″０″がセレクタ制御用Ｆ ／ Ｆ １
９□３から１９１□と１９１１に転送され、セレクタ回
路１４．１と１４１□を直接制御する。その結果、転送
用シフトレジスタ１７□２に第２チヤネル目の情報がま
た転送用シフトレジスタ１７、メ第６チヤネル目の情報
が送出される。そして、それぞれの情報８ビット分が転
送用シフトレジスタ１７１、と１７□２にシフトインし
たのちセレクタ回路１５１へ入力される。これと同期し
て、制御用シフトレジスタ１１１から第３ビツト目の制
御情報″０”がセレクタ制御用Ｆ ／ Ｆ ２０．に転
送され、セレクタ回路１５、を制御し、第２チヤネル目
の情報を選択する。1st stage transfer shift register 16□1.1612.1
8 bits of information for one channel is shifted into 613.16□4, and transfer shift registers 16□1 and 161□
The information is sent to the second stage selector circuit 1411 and also to the transfer shift registers 16,3 and 16. /) information is input to the selector circuit 141□. In synchronization with this, the second bit of control information "0" is set to F/F1 for selector control.
It is transferred from 9□3 to 191□ and 1911, and directly controls selector circuits 14.1 and 141□. As a result, the information on the second channel is sent to the transfer shift register 17□2, and the information on the sixth channel is sent to the transfer shift register 17□2. Then, 8 bits of each piece of information is shifted into the transfer shift register 171 and 17□2, and then input to the selector circuit 151. In synchronization with this, the third bit of control information "0" from the control shift register 111 is transferred to the selector control F/F 20. The information is transferred to the selector circuit 15, and the information of the second channel is selected.
そして、出力レジスタ１０．から出ハイウエイ７１上に
、第２チヤネルの情報が出力される。And output register 10. Information on the second channel is output onto the exit highway 71.
各チャネルの情報は、各段の転送用シフトレジスタで時
間Ｔ７２け遅延するので、制御用シフトレジスタ１１１
から３ビツトの制御情報を送出するとぎには、１ビツト
制御情報ずつ時間Ｔだけ遅延させ、各段のセレクタ回路
に順次供給する必要がある。Since the information of each channel is delayed by the time T72 in the transfer shift register of each stage, the control shift register 111
In order to send out 3-bit control information, it is necessary to delay each bit of control information by a time T and sequentially supply it to the selector circuits in each stage.
また、１段目のセレクタ回路には、３段のセレクタ制御
用Ｆ／Ｆ （１段目＝１８１□、２段目：１８１５と１
８，６．３段目： １８．、．１８１□、１８０１．１
８１． ｌを用意し、２段目のセレクタ回路には２段の
セレクタ制御用Ｆ／Ｆ （１段目：１９．３．２段目：
１９，１ と１９．２）を用意し、さらに３段目の
セレクタ回路には１段のセレクタ制御用Ｆ ／ Ｆ ２
０１を用意するので、制御用シフトレジスタ１１１から
送出する３ビツトの制御情報は、第１ビツト目の制御情
報から順次、時間Ｔだけ遅延させて各段のセレクタ回路
へ送出する必要がある。In addition, the first stage selector circuit includes three stages of selector control F/F (first stage = 181□, second stage: 1815 and 1
8, 6. Third row: 18. ,．． 181□, 1801.1
81. 1, and the second stage selector circuit has two stages of selector control F/F (1st stage: 19. 3. 2nd stage:
19.1 and 19.2), and the third stage selector circuit has one stage selector control F/F 2.
01 is prepared, the 3-bit control information sent from the control shift register 111 needs to be sent to the selector circuits of each stage sequentially, starting with the first bit of control information, with a delay of time T.
したがって、制御用シフトレジスタ１１、に３ビツトの
情報を設定するときには、あらかじめ時間２Ｔの遅延を
各ビットに与えて設定する必要がある。Therefore, when setting 3 bits of information in the control shift register 11, it is necessary to give each bit a delay of 2T in advance.
すなわち、第６図の制御用シフトレジスタ１１．の第１
ビツト目のＴ１タイムスロットに制御情報Ａ。を、第２
ビツト目のＴ３タイムスロットに制御情報Ａ１を、第３
ビツト目の一タイムスロットに制御情報Ａ２を設定する
。That is, the control shift register 11. of FIG. the first of
Control information A is placed in the bit-th T1 time slot. , the second
The control information A1 is placed in the bit-th T3 time slot.
Control information A2 is set in the first time slot of the bit.
上記構成をとれば、セレクタ回路のファンアウト数や制
御用シフトレジスタのファンアウト数が減少でき、はと
んどシフトレジスタの動作速度限界で情報を交換できる
。With the above configuration, the number of fan-outs of the selector circuit and the number of fan-outs of the control shift register can be reduced, and information can be exchanged almost at the operating speed limit of the shift register.
第７図は、大容量高速時分割交換回路を実現するための
第１の方法を示したものである。セレクタ出力側は第６
図の第２の方法と同様な構成をとり、制御用シフトレジ
スタの出力には高出力バッファ２６１．２６２．２６３
を用意し、各段に置いたセレクタ回路を１度に全て制御
するものである。FIG. 7 shows a first method for realizing a high-capacity, high-speed time division switching circuit. The selector output side is the 6th
The configuration is similar to the second method shown in the figure, and the output of the control shift register is provided with high output buffers 261, 262, 263.
is used to control all the selector circuits placed in each stage at once.
第８図は、入ノ・イウエイと出ハイウエイ数が各々２本
ずつある場合の高速時分割交換回路を第２の方法を利用
して構成したもので入ハイウェイ１□と入ハイウェイ１
２から入力される情報を、制御用シフトレジスタ１１１
と１１□の並列制御により、任意のチャネル、任意の方
略へ変換するものである。ｍ入出力ハイウェイを収容す
る場合にも、上記と同様の構成、すなわちｍ個の入力シ
フトレジスタ、蓄積用シフトレジスタセレクタ回路、制
御用シフトレジスタを並列配置すればよい。Figure 8 shows a high-speed time-division switching circuit constructed using the second method when there are two incoming and outgoing highways.
The information input from 2 is transferred to the control shift register 111.
and 11□ in parallel to convert to any channel and any strategy. In the case of accommodating m input/output highways, the same configuration as above may be used, that is, m input shift registers, storage shift register selector circuits, and control shift registers may be arranged in parallel.
以上説明したように、本発明の時分割交換回路は、殆ん
どがシフトレジスタとセレクタ回路の単純な回路構成で
実現できるため、高集積化でき、また、すべてのシフト
レジスタをダイナミック型のシフトレジスタで構成でき
ることから少ないゲート数で実現でき、従って、１チツ
プで大容量化が図れ、かつ回路の動作速度が１クロック
信号で可変で、動作速度をほぼシフトレジスタの動作速
度限界までとることができる。このため、汎用性に富む
高速時分割交換回路ＬＳＩが容易に実現される。さらに
、複数ハイウェイの情報を並行して時分割的にチャネル
変換方路変換を行えるので、スループットの向上、ＬＳ
Ｉを多段接続して大規模化を容易に実現できる利点をも
つ。As explained above, most of the time division switching circuit of the present invention can be realized with a simple circuit configuration of shift registers and selector circuits, so it can be highly integrated, and all shift registers can be dynamically shifted. Since it can be configured with registers, it can be realized with a small number of gates, and therefore a large capacity can be achieved with one chip.The operating speed of the circuit can be varied with one clock signal, and the operating speed can be almost reached the operating speed limit of the shift register. can. Therefore, a highly versatile high-speed time division switching circuit LSI can be easily realized. Furthermore, since information on multiple highways can be time-divisionally converted in parallel, throughput can be improved and LS
It has the advantage that it can be easily scaled up by connecting I in multiple stages.
第１図は従来の汎用性に富む高速時分割交換回路の構成
図、第２図は本発明の時分割交換回路の一実施例のブロ
ック図、第３図は第２図の入力シフトレジスタと蓄積用
シフトレジスタの拡大図、第４図は第２図の詳細図で特
にセレクタ回路の具体例を示す図、第５図は制御用シフ
トレジスタの構成図、第６図は大容廿高速時分割交換回
路で、路の構成図である。
１、〜１１・・・入ハイウェイ、 ２１〜２１・・・
入力シフト３・・・ゲートマトリクス、 ４・・・出
力シフトレジスタ、 ５・・・ゲートマトリクス制御用
シフトレジスタ、７１〜７１・・・出ハイウェイ、
８、〜８１・・・蓄積用シフトレジスタ、 ９□〜９
１・・・セレクタ回路、】０．〜１０！・・・出力レジ
スタ、 １１□〜１１１・・・制御用シフトレジスタ、
１３１１〜１３１４，１４１１，１４！２，１５・・
・２−１セレクタ回路、 １６１．〜１６，４．１７．
、．１７゜２・・・転送用シフトレジスタ、 １８１、
〜１．８．． 、１９□１〜１９□８，２０・・・セレ
クタ制御用フリップフロップ。
代坤人弁理士 鈴 木 誠 ゛
セ↓ククω路９１Fig. 1 is a block diagram of a conventional highly versatile high-speed time division switching circuit, Fig. 2 is a block diagram of an embodiment of the time division switching circuit of the present invention, and Fig. 3 shows the input shift register of Fig. 2. An enlarged view of the storage shift register, Fig. 4 is a detailed view of Fig. 2, especially showing a specific example of the selector circuit, Fig. 5 is a configuration diagram of the control shift register, and Fig. 6 is a diagram showing the structure of the shift register for large capacity and high speed. FIG. 2 is a block diagram of a circuit in a split switching circuit. 1, ~11...inbound highway, 21~21...
Input shift 3...Gate matrix, 4...Output shift register, 5...Shift register for gate matrix control, 71-71...Output highway,
8, ~81...Storage shift register, 9□~9
1...Selector circuit, ]0. ~10! ...output register, 11□~111...control shift register,
1311~1314,1411,14!2,15...
・2-1 selector circuit, 161. ~16, 4.17.
,．． 17゜2...transfer shift register, 181,
~1.8. ．． , 19□1 to 19□8, 20...Flip-flop for selector control. Representative Patent Attorney Makoto Suzuki ゛Se↓Kuku ω Road 91
Claims (1)
アルに入力する・情報をパラレル情報に展開する複数個
の入力シフトレジスタと、チャネル変換された゛情報を
出力する複数個の出力シフトレジスタと、前記入力シフ
トレジスタから送出する１フレームの情報を・舒槓する
複数個のシフトレジスタと、該蓄積用のシフトレジスタ
と前記出力レジスタの間に位置し、チャネル位置の変換
を行な５１艮数個のセレクタ回路と、該セレクタ回路対
応に制御１゛Ｒ報を与える複数個の制御用シフトレジス
タ群とを備え、前記複数本の人ハイウェイからの各１フ
レ一ム分の情報を該当人ハイウェイに対応した谷入力シ
フトレジスタにシフトした後、パラレルに展開し、対応
する蓄積用のシフトレジスタへ転送し、該蓄積用シフト
レジスタからの・情報に対し、前記複数個の制御用シフ
トレジスタからの制御情報により時分割的にセレクタ回
路を制御することにより、チャネル位置の変換を行ない
、前記複数個の出力レジスタから時分割交換１川路を複
数本の出ノ・イウエイへ送出することを特徴とする時分
割交換回路。 （２） 特許請求の範囲第１項記載の時分割交換回路
において、蓄積用シフトレジスタと出力レジスタとの間
に多段かつトリー状に置いたセレクタ回路と、各段のセ
レクタ回路で選択された情報を欠設のセレクタ回路へ転
送する多段かつトリー状に嫂いた転送用シフトレジスタ
を備え、多段かつトリー状に置いたセレクタ回路により
蓄積用シフトレジスタρ・ら送られる全チャネル情報を
段階的に選択させ、最終的に必巽な１チヤネルを選択し
てチャネル位置の変換を行うことを特徴とする時分割交
換１川路。 （３） 特許ｉｉ青求の範囲ｔｇ２項記載の時分割交
換回路において、多段かつトリー状に１１いたセレクタ
回路と制御用シフトレジスタとの中間に位置し、該制御
用シフトレジスタから各段のセレクタ回路１（与える制
御情報を１ビツトずつシフト動作して転送するセレクタ
制御用フリップフロッグを備え、多段かつトリー状に置
いたセレクタ回路により蓄積用シフトレジスタから送ら
れる全チャネル情報を段階的に選択させ、最終的に必要
な１チヤネルを選択してチャネル位置の変換を行うこと
を特徴とする時分割交換回路。[Claims] 0) A plurality of input shift registers that correspond to a plurality of time-division multiplexed human highways and that input serially and develop information into parallel information, and a plurality of input shift registers that output channel-converted information. a plurality of shift registers for transmitting one frame of information sent from the input shift register; and a plurality of shift registers located between the accumulation shift register and the output register for converting channel positions. It is equipped with 51 selector circuits and a plurality of control shift register groups that provide control signals corresponding to the selector circuits. After shifting the information to the valley input shift register corresponding to the corresponding person highway, it is expanded in parallel and transferred to the corresponding storage shift register, and the information from the storage shift register is By controlling the selector circuit in a time-divisional manner using control information from the control shift register, channel positions are converted, and one time-division exchange channel is sent to a plurality of output channels from the plurality of output registers. A time division switching circuit characterized by: (2) In the time division switching circuit according to claim 1, selector circuits arranged in multiple stages in a tree shape between the storage shift register and the output register, and information selected by the selector circuits in each stage. It is equipped with a multi-stage, tree-shaped transfer shift register that transfers information to the missing selector circuit, and the multi-stage, tree-shaped selector circuit selects all channel information sent from the storage shift register ρ in stages. A time division switching system characterized in that one channel is finally selected and the channel position is converted. (3) In the time division switching circuit described in Patent II Aokyu Scope Tg Section 2, the selector circuit is located between the multi-stage tree-shaped 11 selector circuit and the control shift register, and the selector circuit of each stage from the control shift register Circuit 1 (equipped with a selector control flip-flop that shifts and transfers control information bit by bit; all channel information sent from the storage shift register is selected in stages by selector circuits arranged in a multi-stage tree shape) , a time division switching circuit characterized in that one channel is finally selected and the channel position is converted.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2915883A JPS59154896A (en) | 1983-02-23 | 1983-02-23 | Time division exchange circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2915883A JPS59154896A (en) | 1983-02-23 | 1983-02-23 | Time division exchange circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59154896A true JPS59154896A (en) | 1984-09-03 |
Family
ID=12268449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2915883A Pending JPS59154896A (en) | 1983-02-23 | 1983-02-23 | Time division exchange circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59154896A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04261298A (en) * | 1990-04-10 | 1992-09-17 | American Teleph & Telegr Co <Att> | Time division exchange system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5439514A (en) * | 1977-09-05 | 1979-03-27 | Hitachi Ltd | Time sharing highway switch module |
-
1983
- 1983-02-23 JP JP2915883A patent/JPS59154896A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5439514A (en) * | 1977-09-05 | 1979-03-27 | Hitachi Ltd | Time sharing highway switch module |
Cited By (1)
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| JPH04261298A (en) * | 1990-04-10 | 1992-09-17 | American Teleph & Telegr Co <Att> | Time division exchange system |
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