JPS61193523A - Semiconductor logical integrated device - Google Patents
Semiconductor logical integrated deviceInfo
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- JPS61193523A JPS61193523A JP60033804A JP3380485A JPS61193523A JP S61193523 A JPS61193523 A JP S61193523A JP 60033804 A JP60033804 A JP 60033804A JP 3380485 A JP3380485 A JP 3380485A JP S61193523 A JPS61193523 A JP S61193523A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体論理集積装置に関し、特に複数チップか
ら構成される半導体論理集積装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor logic integrated device, and particularly to a semiconductor logic integrated device composed of a plurality of chips.
従来、この種の半導体論理集積装置は、チップ相互間の
信号の授受を信号ピンを介してパラレル・データとして
行う構成となっていた。Conventionally, this type of semiconductor logic integrated device has been configured to send and receive signals between chips as parallel data via signal pins.
このような従来の半導体論理集積装置は、チップ相互間
の信号の授受を信号ピンを介してパラレル・データとし
て行う構成となっているので、チップ相互間の信号数が
増えれば、その分だけチップの信号ピンをチップ相互間
の信号の授受に使用する信号ピンが占有することになシ
、半導体論理集積装置が外部を制御する信号ピン数を減
らさ彦ければならないという欠点がある。Conventional semiconductor logic integrated devices such as this have a structure in which signals are exchanged between chips as parallel data via signal pins, so as the number of signals between chips increases, the number of chips increases accordingly. Since the signal pins of the semiconductor logic integrated device are occupied by the signal pins used for transmitting and receiving signals between chips, there is a disadvantage that the number of signal pins for external control of the semiconductor logic integrated device must be reduced.
本発明の目的は、このような欠点を除き、信号接続ビン
数を大幅に少くした半導体論理集積装置を提供すること
にある。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor logic integrated device which eliminates such drawbacks and greatly reduces the number of signal connection bins.
本発明の構成は、複数のチップからなる半導体論理集積
装置において、前記各チップの信号送出側に設けられ一
方の回路がシリアル送信を行う間他方の回路にデータを
パラレルロードする２組の第１のシフトレジスタからな
る並直列変換器と、前記各チップの信号受信側に設けら
れ一方の回路がシリアル受信を行う間他方の回路にデー
タをシリアルロードする２組の第２のシフトレジスタか
らなる直並列変換器とを備え、前記チップ間の信号の授
受を一対のシリアル信号により行うことを特徴とする。The configuration of the present invention is that, in a semiconductor logic integrated device consisting of a plurality of chips, two sets of first circuits are provided on the signal sending side of each chip and load data in parallel to the other circuit while one circuit performs serial transmission. a parallel-to-serial converter consisting of a shift register, and two sets of second shift registers provided on the signal receiving side of each chip and serially loading data into the other circuit while one circuit performs serial reception. A parallel converter is provided, and signals are transmitted and received between the chips using a pair of serial signals.
本発明によれば、送信側の並直列変換器は、一方のシフ
ト・レジスタがシフト・クロックによりチップ相互間の
信号をシリアル送信を実行している間、他方のシフト・
レジスタに次に送信するデータをパラレル・ロードして
シリアル送信を行い、受信側の直並列変換器は、一方の
シフト・レジスタがそのシリアル信号を受信している間
、他方のシフト・レジスタの出力がセレクタにより選択
され、チップ相互間の信号として入力される。従って、
チップ相互間の信号の授受が一対のシリアル信号により
実現できる。According to the present invention, the parallel-to-serial converter on the transmitting side performs serial transmission of signals between chips using a shift clock while one shift register serially transmits signals between chips using a shift clock.
Serial transmission is performed by loading the next data to be transmitted into the register in parallel, and while one shift register is receiving the serial signal, the serial/parallel converter on the receiving side outputs the output of the other shift register. is selected by a selector and input as a signal between chips. Therefore,
Signal transmission and reception between chips can be realized by a pair of serial signals.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例の構成を示すブロック図であ
る。本実施例は、チップ１からチップ２へ信号を送出す
る場合を示している。また、第２図は第１図の動作を説
明するタイミングチャート、第３図は第１図の２組のシ
フトレジスタで構成される並直列変換器部分の回路図、
第４図は第１図の２組のシフトレジスタで構成される直
並列変換器部分の回路図である。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. This embodiment shows a case where a signal is sent from chip 1 to chip 2. In addition, FIG. 2 is a timing chart explaining the operation of FIG. 1, and FIG. 3 is a circuit diagram of the parallel-to-serial converter portion consisting of two sets of shift registers in FIG.
FIG. 4 is a circuit diagram of the serial-to-parallel converter portion comprised of two sets of shift registers in FIG. 1.
第１図において、１．２はＩＣチップ、１０゜１５は論
理回路、１１．１２は並直列変換器のシフトレジスタ、
１３．１８は出力セレクタ、１４゜１９はタイミング発
生器、１６．１７は直並列変換器のシフトレジスタであ
る。また、３１はチップ１に外部から入力される信号群
であシ、論理回路１０により処理される。この論理回路
１０により処理された信号は外部へ出力される信号群３
０とチップ２へ出力される信号群３２とに分かれる。In Fig. 1, 1.2 is an IC chip, 10°15 is a logic circuit, 11.12 is a shift register of a parallel-to-serial converter,
13.18 is an output selector, 14.degree. 19 is a timing generator, and 16.17 is a shift register of the serial/parallel converter. Further, 31 is a group of signals input to the chip 1 from the outside, and is processed by the logic circuit 10. The signals processed by this logic circuit 10 are output to the outside as a signal group 3
0 and a signal group 32 output to the chip 2.
このチップ２へ出力される信号群３２は、８個の信号Ａ
、 Ｂ、 Ｃ，Ｄ、 Ｅ、 Ｆ、 Ｇ、 Ｈで、第
２図の３２に示すように、システム・クロック３８に同
期して変化している。The signal group 32 output to this chip 2 consists of eight signals A
, B, C, D, E, F, G, and H, which change in synchronization with the system clock 38, as shown at 32 in FIG.
並直列変換器タイミング発生器１９は、システム・クロ
ック３８から転送りロック４１を形成し、さらに第１並
直列変換器シフト・レジスタ１１のパラレル・ロード信
号３４、第２並直列変換器シフト・レジスタ１２のパラ
レルロード信号３６、第１並直列変換器シフト・レジス
タ１１ のシフトクロック３３、第２並直列変換器シフ
ト・レジスタ１２のシフトクロック３５及び並直列変換
器出力セレクタ１３の選択信号３７が発生される。The deserializer timing generator 19 forms a transfer lock 41 from the system clock 38 and also provides a parallel load signal 34 for the first deserializer shift register 11 and a second deserializer shift register. 12 parallel load signals 36, a shift clock 33 of the first parallel-serial converter shift register 11, a shift clock 35 of the second parallel-serial converter shift register 12, and a selection signal 37 of the parallel-serial converter output selector 13 are generated. be done.
並直列変換器の動作は、最初に第１並直列変換器シフト
・レジスタ１１のパラレル・ロード信号３４が、第１並
直列変換器シフト・レジスタ１１に与えられ（第２図）
、Ａ１〜Ｈ１のデータがロードされる。並直列変換器出
力セレクタ選択信号３７が第２図に示すように高レベル
になると並直列変換器出力セレクタ１３により、第１並
直列変換器シフト・レジスタ１１の出力が選択され、チ
ップ相互間信号出力線４０にＡ１のデータが出力される
。次に、第１並直列変換器シフト・レジスタ１１のシフ
ト・クロック３３が供給されると、１＠次出力線４０か
らＢｌ、ＣＩ、ＤＩ、Ｅｌ、Ｆｌ、Ｇｔ、Ｈｌ（６１〜
６８）が出力される。The operation of the parallel-to-serial converter is such that the parallel load signal 34 of the first parallel-to-serial converter shift register 11 is first applied to the first parallel-to-serial converter shift register 11 (FIG. 2).
, A1 to H1 are loaded. When the parallel-serial converter output selector selection signal 37 becomes high level as shown in FIG. 2, the output of the first parallel-serial converter shift register 11 is selected by the parallel-serial converter output selector 13, and the inter-chip signal Data of A1 is output to the output line 40. Next, when the shift clock 33 of the first parallel-to-serial converter shift register 11 is supplied, Bl, CI, DI, El, Fl, Gt, Hl (61 to
68) is output.
出力線４０に入１．Ｂｌ、ＣＩ、ＤＩ、Ｅｌ。1 into the output line 40. Bl, CI, DI, El.
Ｆｌ、Ｇｔ、Ｈｌが出力されている間に、第２並Ｍ 列
変換器シフト・レジスタ１２のパラレル・ロード信号３
６が、第２並直列変換器シフト・レジスタ１２に与えら
れ（第２図）、Ａ２〜Ｈ２のデータがロードされる。デ
ータ人１〜Ｈ１の出力が終了すると、並直列変換器出力
セレクタ選択信号３７が第２図に示すように低レベルに
なり、並直列変換器出力セレクタ１３にょシ、第２並直
列変換器シフト・レジスタ１２の出方が選択され、チッ
プ相互間信号出力線４ｏにＡ２のデータが出力される。While Fl, Gt, Hl are output, the parallel load signal 3 of the second parallel M column converter shift register 12
6 is applied to the second parallel-serializer shift register 12 (FIG. 2) and loaded with data A2-H2. When the outputs of data persons 1 to H1 are completed, the parallel-to-serial converter output selector selection signal 37 becomes low level as shown in FIG. - The output of the register 12 is selected, and the data of A2 is output to the inter-chip signal output line 4o.
第２並直列変換器シフト・レジスタ１２のシフト・クロ
ック３５が供給されると、順次出力線４０からデータＢ
２．Ｃ２，Ｂ２．Ｂ２．Ｆ２、Ｇ２．Ｈ２が出力される
。この出力線４０にＡ２． Ｂ２． Ｃ２，Ｂ２．
Ｂ２． Ｆ２． Ｇ２． Ｈ２と出力されている間
に第１並直列変換器シフト・レジスタ１１にＡ３〜Ｈ３
のデータがロードされ、同様の平頭により、チップ相互
間信号出力線４０にチップ相互間信号が、第２図のよう
に絶え間なくシリアル出力される。When the shift clock 35 of the second parallel/serializer shift register 12 is supplied, data B is sequentially output from the output line 40.
2. C2, B2. B2. F2, G2. H2 is output. This output line 40 has A2. B2. C2, B2.
B2. F2. G2. While H2 is being output, A3 to H3 are input to the first parallel-to-serial converter shift register 11.
data is loaded, and inter-chip signals are continuously output serially to the inter-chip signal output line 40 as shown in FIG. 2 using a similar flat head.
〔第３図の説明〕
第３図の並直列変換器においては、８個の並列入力信号
６１〜６８が第１並直列変換器シフトレジスタ１１．第
２並直列変換器シフトレジスタ１２に供給される。この
第１のシフトレジスタ１１は、並列入力信号６１〜６８
がロード信号３４と共に初段のＮＡＮＤゲート１１１〜
８にそれぞれ入力され、これらＮＡＮＤゲート１１１〜
８の出力が次のロード信号３４で次のＮＡＮＤゲート１
２１〜８にそれぞれ入力され、これらＮＡＮＤゲート１
１１〜８゜１２１〜８の各出力がＲ−Ｓフリップフロッ
プ１３１〜１３８のＳ、Ｒ端子にそれぞれ接続され、
Ｒ，−８７リツプフロツプは入力と出力が直列接続され
、クロック３３により読出されて直列信号となる。[Description of FIG. 3] In the parallel-to-serial converter of FIG. 3, eight parallel input signals 61 to 68 are input to the first parallel-to-serial converter shift register 11. A second parallel-to-serial converter shift register 12 is supplied. This first shift register 11 receives parallel input signals 61 to 68.
together with the load signal 34, the first stage NAND gate 111~
8, and these NAND gates 111~
The output of 8 is the next load signal 34 and the next NAND gate 1
21 to 8, respectively, and these NAND gates 1
The respective outputs of 11-8 degrees and 121-8 are connected to the S and R terminals of R-S flip-flops 131-138, respectively,
The input and output of the R, -87 lip-flop are connected in series and are read out by the clock 33 to form a serial signal.
また、第２並直列変換器シフトレジスタにも、初段のＮ
ＡＮＤゲート１４１〜８、次段のＮＡＮＤゲート１５１
〜８およびＲ−８７リツプフロツプ１６１〜８から構成
され第１並直列変換器シフトレジスタと同様の動作を行
う。In addition, the second parallel-to-serial converter shift register also includes the first-stage N
AND gates 141 to 8, next stage NAND gate 151
-8 and R-87 flip-flops 161-8, and operate in the same manner as the first parallel-to-serial converter shift register.
これら第１．第２シフトレジスタ１１．１２の出力は出
力セレクタ１３に入力される。この出力セレクタ１３は
１選択信号３７によって、シフトレジスタ１１．１２の
いずれか選択するようにイ：／／＜−夕１０１．ＡＮＤ
ゲート１０２，１０３およびＯＲゲート１０４から２人
力１出力のセレクタが構成される。These first. The outputs of the second shift registers 11 and 12 are input to the output selector 13. This output selector 13 is configured to select either one of the shift registers 11.12 by the 1 selection signal 37. AND
The gates 102, 103 and the OR gate 104 constitute a two-man power, one-output selector.
チップ相互間信号出力＃４０に出力されたシリアル・デ
ータは、チップ２の直並列変換器にょシ、パラレル信号
として再生される。この直並列変換器は、第１および第
２の直並列変換器シフト・レジスタ１６，１７．直並列
変換器出力セレクタ１８及び直並列変換器タイミング発
生器１９で構成される。The serial data output to the inter-chip signal output #40 is reproduced by the serial/parallel converter of chip 2 as a parallel signal. This serial-to-parallel converter includes first and second serial-to-parallel converter shift registers 16, 17 . It is composed of a serial-to-parallel converter output selector 18 and a serial-to-parallel converter timing generator 19.
直並列変換器タイミング発生器１９は、チップ１から転
送りロック出力線４１により出力される転送りロックか
ら直並列変換器出力セレクタ選択信号５４、第１直並列
変換器シフト・レジスタ１６のシフト・クロック５２及
び第２直並列変換器シフト・レジスタ１７のシフト・ク
ロック５３を発生する。直並列変換器シフト・レジスタ
１６．１７は、第４図に示すように、入力初段が４個の
ＮＡＮＤゲートのたすきかけて構成されるＲ−８フリツ
プ・フロップ２１１．２１２になっており、相互間信号
出力線４０に出力されたデータがそのままラッチされる
。したがって、チップ相互間信号出力線４０に第２図で
示されるようにデータがシリアル出力されるとき、第１
直並列変換器シフト・レジスタ１６のシフト・クロック
５２が出力され、出力データＡＩ、Ｂｌ、ＣＩ、ＤＩ、
Ｅｌ、Ｆｌ。The serial-to-parallel converter timing generator 19 generates a serial-to-parallel converter output selector selection signal 54 from the transfer lock outputted from the chip 1 via the transfer lock output line 41, and a shift signal for the first serial-to-parallel converter shift register 16. A clock 52 and a shift clock 53 for the second serial-to-parallel converter shift register 17 are generated. As shown in FIG. 4, the serial-to-parallel converter shift registers 16 and 17 have R-8 flip-flops 211 and 212 whose first stage inputs are constructed by crossing four NAND gates. The data output to the interval signal output line 40 is latched as is. Therefore, when data is serially output to the inter-chip signal output line 40 as shown in FIG.
The shift clock 52 of the serial-to-parallel converter shift register 16 is output, and the output data AI, Bl, CI, DI,
El, Fl.
Ｇｌ、Ｈｌが第１直並列変換器シフト・レジスタ１０に
ラッチされる。次に、直並列変換器出力セレクタ１８の
選択信号５４が、第２図に示すように低レベルになると
直並列変換器出力セレクタ１８により第１直並列変換器
シフト・レジスタ１６の出力が選択され、チップ相互間
信号群５７に図で示すようなデータＡ Ｉ −Ｈ１が出
力される。このとき第２直並列変換器シフト・レジスタ
１７のシフト・クロック５３が供給され、第２直並列変
換器シフト・レジスタ１７にデータＡ２．Ｂ２．Ｃ２、
Ｂ２．Ｂ２．Ｆ２．Ｇ２．Ｈ２がラッチされる。Gl and Hl are latched into the first serial-to-parallel converter shift register 10. Next, when the selection signal 54 of the serial-parallel converter output selector 18 becomes low level as shown in FIG. 2, the output of the first serial-parallel converter shift register 16 is selected by the serial-parallel converter output selector 18. , data A I -H1 as shown in the figure is output to the inter-chip signal group 57. At this time, the shift clock 53 of the second serial-to-parallel converter shift register 17 is supplied, and the data A2. B2. C2,
B2. B2. F2. G2. H2 is latched.
次に、直並列変換器出力セレクタ１８の選択信号５４が
図に示すように高レベルになると、直並列変換器出力セ
レクタ１８により、第２直並列変換器シフト・レジスタ
１７の出力が選択され、チップ相互間信号群５７にデー
タ人２〜Ｈ２が出力される。直並列変換器出力セレクタ
１８は、第４図で示すように、２個のＡＮＤゲートとＯ
Ｒゲートからなシ、その出力には容量Ｃが付加されてお
り、出力が切換わる時に同じレベルのデータであれげ、
切換えノイズを発生しないようになっている。Next, when the selection signal 54 of the serial-parallel converter output selector 18 becomes high level as shown in the figure, the output of the second serial-parallel converter shift register 17 is selected by the serial-parallel converter output selector 18, Data persons 2 to H2 are output to the inter-chip signal group 57. The serial-to-parallel converter output selector 18 includes two AND gates and an O
From the R gate, a capacitor C is added to the output, so that when the output is switched, the data is at the same level.
It is designed not to generate switching noise.
このような手順により、チップ相互間信号出力線４０の
シリアル出力が直並列変換器により連続的にチップ相互
間信号群５７として信号群３２と同じデータがパラレル
出力される。チップ相互間信号群５７とチップ２の外部
からの入力信号群５１が、チップ２の論理回路１５によ
り処理されてチップ２の外部への出力信号群５０として
出力される。With such a procedure, the serial output of the chip-to-chip signal output line 40 is successively outputted in parallel by the serial-parallel converter as the chip-to-chip signal group 57 as the same data as the signal group 32. The inter-chip signal group 57 and the input signal group 51 from the outside of the chip 2 are processed by the logic circuit 15 of the chip 2 and output as the output signal group 50 to the outside of the chip 2 .
〔第４図の説明〕
第４図の直並列変換器においては、選択信号５４により
初段のＲ−８フリップフロップ２１１，２２１が第１．
第２の直並列変換器シフトレジスタ１６゜１７への信号
を分離する。第１の直並列変換器シフトレジスタ１６は
、Ｒ−８フリツプフロツプ２１１に続いてシフトクロッ
ク５２により駆動される７個の７リツプフロツプ２１２
〜８が縦続接続され、Ｒ−８フリツプフロツプ２２１も
同様にシフトクロック５３により駆動される７個のクリ
ップフロップ２２２〜８が縦続接続される。これらフリ
ップフロップ２１１〜８，２２１〜８の各出力は各々２
人力ｌ出力の出力セレクタ２３１〜８に供給され選択信
号５４により切換えられ出力端７１〜８から並列出力を
得ることができる。[Explanation of FIG. 4] In the serial-to-parallel converter shown in FIG. 4, the selection signal 54 causes the R-8 flip-flops 211 and 221 in the first stage to be set to the first stage.
Separate the signals to the second serial-to-parallel converter shift register 16-17. The first serial-to-parallel converter shift register 16 includes an R-8 flip-flop 211 followed by seven 7-7 flip-flops 212 driven by a shift clock 52.
-8 are connected in cascade, and the R-8 flip-flop 221 is similarly connected with seven clip-flops 222-8 driven by the shift clock 53. Each output of these flip-flops 211-8, 221-8 is 2
It is supplied to the output selectors 231-8 for human power output, and is switched by the selection signal 54, so that parallel outputs can be obtained from the output terminals 71-8.
本実施例では、チップ１からチップ２へ信号が出力され
るとして説明したが、チップ２に並直列変換器を設け、
チップ１に直並列変換器を設けることにより、チップ２
からチップ１へ信号を出力することもできる。In this embodiment, the explanation has been made assuming that a signal is output from chip 1 to chip 2, but chip 2 is provided with a parallel-to-serial converter,
By providing a serial-to-parallel converter on chip 1, chip 2
It is also possible to output a signal from the chip 1 to the chip 1.
以上説明したように、本発明によれば、半導体論理集積
装置に並直列変換器及び直並列変換器を内蔵し、両方と
も二組のシフト・レジスタにより構成することにより、
チップ間の信号授受を最少の信号線でシリアル転送でき
ると共に、シフト・レジスタが各々二組あることにより
、転送の空時間がなく効率的にチップ間信号の授受が行
うことが出来る。As explained above, according to the present invention, a parallel-to-serial converter and a serial-to-parallel converter are built into a semiconductor logic integrated device, and both are configured by two sets of shift registers.
Signals can be transmitted and received between chips serially using the minimum number of signal lines, and since there are two sets of shift registers, there is no idle time for transfer, and signals can be efficiently transmitted and received between chips.
第１図は本発明の一実施例のブロック図、第２図は第１
図の動作を説明するタイミングチャート、第３図は第１
図の並直列変換器部分の回路図、第４図は第１図の直並
列変換器部分の回路図である。
図において
１・・・・・・チップ相互間信号出力チップ、２・・・
・・・チップ相互間信号人力チップ、１０・・・・・・
チップ１の論理回路、１５・・・・・・チップ２の論理
回路、１１．１２・・・・・・並直列変換器シフト・レ
ジスタ、１３・・・・・・並直列変換器出力セレクタ、
１４・・川・並直列変換器タイミング発生器、１６．１
７・・・・・・直並列変換器シフト・レジスタ、１８・
・団・直並列変換器出力セレクタ、１９・・・・・・直
並列変換器タイミング発生器、３０．５０・・・・・・
チップ１，２から出力される信号群、３０．５１・・・
・・・チップ１，２に外部から入力される信号群、３２
・・・・・・チップ１からチップ２へ出力される信号群
、３３．３５・・・・・・並直列変換器のシフト・り１
ツク、３４．３６・・・・・・並直列変換器のパラレル
・ロード信号、３７．５４・・川・出力セレクタ選択信
号、３８・・・・・・システム・クロック、４０・・・
・・・チップ相互間信号出力線、４１・・・・・・転送
りロック出力線、５２． ５３・・・・・・直並列変換
器のシフト・クロック、５５．５６・・・・・・直並列
変換器の出力信号群、５７・・・・・・チップ２にチッ
プ１から入力される信号群、６１〜６８・・・・・・並
直変換入力信号、７１〜７８・・・・・・並列出力信号
、１０１．２０１・・・・・・インバータ、１０２，１
０３・・・・・・ＡＮＤ回路。
１１１〜８，１２１〜８，１４１〜８，１５１〜８・・
・・・・ＮＡＮＤ回路、１３１〜８，１６１〜８．２１
２〜８，２２２〜８・・・・・・フリップフロップ、２
１１．２２１・・・・・・Ｒ−８フリツプフロツプ、２
３１〜８・旧・・出力セレクタ、である。FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 is a block diagram of an embodiment of the present invention.
Timing chart explaining the operation of the figure, Figure 3 is the first
FIG. 4 is a circuit diagram of the serial-to-parallel converter shown in FIG. 1. In the figure, 1... chip-to-chip signal output chip, 2...
...Chip-to-chip signal human power chip, 10...
Logic circuit of chip 1, 15...Logic circuit of chip 2, 11.12...Parallel-serial converter shift register, 13...Parallel-serial converter output selector,
14. River/parallel/serial converter timing generator, 16.1
7...Serial-to-parallel converter shift register, 18.
- Group/serial/parallel converter output selector, 19... Serial/parallel converter timing generator, 30.50...
Signal group output from chips 1 and 2, 30.51...
... Signal group input to chips 1 and 2 from the outside, 32
...... Signal group output from chip 1 to chip 2, 33.35 ...... Shift R1 of parallel-serial converter
34.36... Parallel load signal of parallel/serial converter, 37.54... River/output selector selection signal, 38... System clock, 40...
. . . Inter-chip signal output line, 41 . . . Transfer lock output line, 52. 53...Shift clock of serial-parallel converter, 55.56...Output signal group of serial-parallel converter, 57...Input from chip 1 to chip 2 Signal group, 61-68...Parallel-to-serial conversion input signal, 71-78...Parallel output signal, 101.201...Inverter, 102,1
03...AND circuit. 111~8, 121~8, 141~8, 151~8...
...NAND circuit, 131-8, 161-8.21
2-8, 222-8...Flip-flop, 2
11.221...R-8 flip-flop, 2
31-8 Old... Output selector.
Claims (1)
記各チップの信号送出側に設けられ一方の回路がシリア
ル送信を行う間他方の回路にデータをパラレルロードす
る２組の第１のシフトレジスタからなる並直列変換器と
、前記各チップの信号受信側に設けられ一方の回路がシ
リアル受信を行う間他方の回路にデータをシリアルロー
ドする２組の第２のシフトレジスタからなる直並列変換
器とを備え、前記チップ間の信号の授受を一対のシリア
ル信号により行うことを特徴とする半導体論理集積装置
。In a semiconductor logic integrated device consisting of a plurality of chips, a parallel circuit consisting of two sets of first shift registers provided on the signal sending side of each chip and loading data in parallel to the other circuit while one circuit performs serial transmission. A serial-to-parallel converter comprising a serial converter and two sets of second shift registers provided on the signal receiving side of each chip and serially loading data into the other circuit while one circuit performs serial reception. . A semiconductor logic integrated device, wherein signals are exchanged between the chips using a pair of serial signals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033804A JPS61193523A (en) | 1985-02-22 | 1985-02-22 | Semiconductor logical integrated device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033804A JPS61193523A (en) | 1985-02-22 | 1985-02-22 | Semiconductor logical integrated device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61193523A true JPS61193523A (en) | 1986-08-28 |
Family
ID=12396660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60033804A Pending JPS61193523A (en) | 1985-02-22 | 1985-02-22 | Semiconductor logical integrated device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61193523A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4140686B4 (en) * | 1990-12-13 | 2004-11-18 | RCA Licensing Corp. (n.d.Ges.d.Staates Delaware) | Signal processing system |
| KR100664852B1 (en) * | 2000-08-31 | 2007-01-04 | 매그나칩 반도체 유한회사 | A serial interface using two pins |
-
1985
- 1985-02-22 JP JP60033804A patent/JPS61193523A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4140686B4 (en) * | 1990-12-13 | 2004-11-18 | RCA Licensing Corp. (n.d.Ges.d.Staates Delaware) | Signal processing system |
| KR100664852B1 (en) * | 2000-08-31 | 2007-01-04 | 매그나칩 반도체 유한회사 | A serial interface using two pins |
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