JPH0242893A - Time division switch - Google Patents
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- JPH0242893A JPH0242893A JP19270788A JP19270788A JPH0242893A JP H0242893 A JPH0242893 A JP H0242893A JP 19270788 A JP19270788 A JP 19270788A JP 19270788 A JP19270788 A JP 19270788A JP H0242893 A JPH0242893 A JP H0242893A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、１本のハイウェイ上に時分割多重されたデー
タを入力され、その時間順序を入れ替えて出力する時分
割スイッチに関するものであり、更に詳しくは、該スイ
ッチを複数個相互接続して大容量用に拡張しても、スイ
ンチ規模により高速性が制限されないで済むような構成
をもつ、かがる時分割スイッチに関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a time division switch that receives time division multiplexed data on one highway, rearranges its time order, and outputs the data. More specifically, the present invention relates to a time division switch having a configuration such that even if a plurality of switches are interconnected to expand the capacity to a large capacity, the high speed is not limited by the scale of the switch.
第６図は従来の時分割スイッチの構成図である。 FIG. 6 is a block diagram of a conventional time division switch.
また、第７図は、大規模な時分割スイッチを実現する場
合、第６図に示す単位スイッチ（例えばＬＳＩ）を複数
用いて実現した大規模な時分割スイッチの構成図である
。Further, FIG. 7 is a block diagram of a large-scale time-division switch realized by using a plurality of unit switches (for example, LSI) shown in FIG. 6 when realizing a large-scale time-division switch.
第６図及び第７図を用いて従来の時分割スイッチの動作
原理及び構造を説明する。The operating principle and structure of a conventional time division switch will be explained using FIGS. 6 and 7.
第６図、第７図において、■は時分割多重されたデータ
が入力する入力ハイウェイ、２は同じく出力ハイウェイ
、３はデータを一時的に記憶するデータバッファメモリ
Ｄ Ｂ Ｍ （Ｄａｔａ Ｂｕｆｆｅｒ Ｍｅｍｏｒｙ
）、４は交換のため時間順序を入れ替えるその順序を制
御する制御情報を記憶しておくアドレスコントロールメ
モリＡ ＣＭ （Ａｄｄｒｅｓｓ Ｃｏｎｔｒｏｌ Ｍ
ｅｍｏｒｙ）、５はカウンタ、６はセレクタ、７は時間
スイッチの１つの基本構成（例えばＬＳＩ）、８はセレ
クタコントロールメモリ、９はレジスタ回路、を示す。In FIGS. 6 and 7, ■ is an input highway where time-division multiplexed data is input, 2 is an output highway, and 3 is a data buffer memory DBM (Data Buffer Memory) that temporarily stores data.
), 4 is an address control memory ACM (Address Control M) that stores control information for controlling the order of changing the time order for exchange.
5 is a counter, 6 is a selector, 7 is one basic configuration of a time switch (for example, LSI), 8 is a selector control memory, and 9 is a register circuit.
第６図において、時分割多重された入力データは書き込
みカウンタ（Ｗカウンタ）５−１で作成される書き込み
アドレスにもとづき、あるデータ・フレームでは例えば
データバッファメモリＡ（３−１）に順序的に書き込ま
れる。次のデータ・フレームでは他方のデータバッファ
メモリＢ（３−２）にやはり順序的に書き込まれる。読
み出しは現在書き込まれている方とは別のデータバッフ
ァメモリ例えばＢ （３−２）より、読み出しカウンタ
５−２から発生するアドレスに従ってアクセスコントロ
ールメモリ４から読み出される内容に基づき、ランダム
に読み出されて時間順序の入れ替え（交換）が行われる
。In FIG. 6, time-division multiplexed input data is sequentially stored in a data buffer memory A (3-1) in a certain data frame based on a write address created by a write counter (W counter) 5-1. written. The next data frame is sequentially written into the other data buffer memory B (3-2). Reading is performed randomly from a data buffer memory other than the one currently being written, for example, B (3-2), based on the contents read from the access control memory 4 according to the address generated from the read counter 5-2. The time order is replaced (exchanged).
この方式は、いわゆるＲ／Ｗ分離方式（ダブルバッファ
）のシーケンシャルライト／ランダムリード方式とよば
れ、一般的に時分割スイッチに用いる方式である。This method is called a so-called R/W separation method (double buffer) sequential write/random read method, and is a method generally used for time division switches.
一般的な時分割通話路装置では、１つのｉ、 Ｓ ｆ（
単位時分割スイッチ）ですべての信号（データ）を交換
することは不可能である。そのため、第７図で示したよ
うに、単位となる基本時分割スイッチを、複数用いて、
大規模な時間スイッチを実現する。１６チツプ用いて大
規模な時間スイッチを構成したものが第７回に示す例で
ある。In a general time-division channel device, one i, S f (
It is impossible to exchange all signals (data) with a unit time division switch. Therefore, as shown in Fig. 7, by using multiple basic time division switches as units,
Realize a large-scale time switch. The example shown in Part 7 is a large-scale time switch constructed using 16 chips.
本構成では、入力ハイウェイ（１−１）〜（１−４）上
を伝送されてきた入力データは、行方向（例えば７−１
１．７−１２．７−１３．７−１４）すべてに書き込ま
れる。また、出力交換データは、列方向（例えば７−１
１．７−２１，７３１．７−４１）からの出力はセレク
タ６−３１に入る。このセレクタは、セレクタコントロ
ールメモリ８−１から読み出された数字に基づき選択し
、出力ハイウエイ２−１に出力される。このセレクタ６
−３１は、出力タイムスロット毎に選択（列方向のスイ
ッチ）をダイナミックに変化させる。In this configuration, input data transmitted on input highways (1-1) to (1-4) is transmitted in the row direction (for example, 7-1
1.7-12.7-13.7-14) written to all. Also, the output exchange data is transmitted in the column direction (for example, 7-1
1.7-21, 731.7-41) enters the selector 6-31. This selector makes a selection based on the number read out from the selector control memory 8-1 and outputs it to the output highway 2-1. This selector 6
-31 dynamically changes the selection (column direction switch) for each output time slot.
このような構成とすることにより人力ハイウェイ（１−
１）〜（１−４）のデータは出力ハイウェイ（２−１）
〜（２−４）の任意のタイムスロットに交換接続するこ
とができる。With this configuration, the human-powered highway (1-
Data from 1) to (1-4) is output highway (2-1)
The exchange connection can be made to any time slot of (2-4).
しかし、本構成は入力ハイウェイ上に（例えば点Ｐ−１
）大きなファンアウトが生じ、高速のスイッチの場合は
バッファを備える等の工夫が必要である。さらにボード
上に複数のＬＳＩによりこのような時分割スイッチを構
成した場合は、行方向の（例えば７−１１と７−１４）
時分割スイッチＬＳＩまでの配線長が異なるために、タ
イミング設計が難しくなる。However, this configuration does not allow the input highway (for example, point P-1
) Large fan-out occurs, and in the case of high-speed switches, it is necessary to take measures such as providing a buffer. Furthermore, if such a time division switch is configured with multiple LSIs on the board, the row direction (for example 7-11 and 7-14)
Timing design becomes difficult because the wiring lengths up to the time division switch LSI are different.
また、出力データに関しては、ｎ：１セレクタを用いて
、出力データを列方向のスイッチより選択するわけであ
るが、用いるＬＳＩの数（全体の規模）によって、セレ
クタの大きさ、ｎの値が異なる。またセレクタはタイム
スロット毎にセレクタコントロールメモリにより制御す
るため、高速のスイッチを実現する上での制限となる。Regarding output data, an n:1 selector is used to select output data from switches in the column direction, but the size of the selector and the value of n depend on the number of LSIs used (total scale). different. Furthermore, since the selector is controlled by a selector control memory for each time slot, this is a limitation in realizing a high-speed switch.
さらに、規模が大きくなってくると列方向のスイッチか
らセレクタまでの配線長（例えばスイッチ７−１１７−
４１からセレクタ６−３１までの距離）が異なり同期さ
せることが困難になるという欠点があった。Furthermore, as the scale increases, the wiring length from the switch to the selector in the column direction (for example, switch 7-117-
41 to the selector 6-31) are different, which makes it difficult to synchronize.
本発明の目的は、規模を拡大した時に生じる大きなファ
ンアウト、配線長等の実装上の制限、セレクタ、セレク
タコントロールメモリ等の拡張用の周辺ＩＣ等が必要で
あること、等の従来技術の欠点を解決することにより、
拡張性、高速性に優れることを可能にした時分割スイッ
チを提供することにある。The purpose of the present invention is to solve the disadvantages of the conventional technology, such as large fan-out that occurs when the scale is expanded, implementation limitations such as wiring length, and the need for peripheral ICs for expansion such as selectors and selector control memories. By solving
The purpose of the present invention is to provide a time division switch that has excellent expandability and high speed.
［課題を解決するための手段］
本発明では、上記目的を達成するために、時分割スイッ
チにおいて、人力されたデータをラッチする第１のレジ
スタと、ラッチされた該データをスルーで出力するため
のスルーアウト出力端子と、ラッチされた該データを入
力されその時間順序を入れ替えて出力する交換回路と、
他の時分割スイッチからの交換出力を外部から入力され
る拡張用外部データ入力端子と、前記交換回路における
時間順序の入れ替えを制御する制御情報に付加された付
加情報に従って、前記交換回路からの交換出力と前記拡
張用外部データ入力端子からの外部データの何れか一方
を選択して出力するセレクタと、該セレクタからの出力
を外部への出力に備えてラッチする第２のレジスタと、
を具備した。またかかる時分割スイッチにおいて、入力
されたデータのタイムスロット番号を決める基準となる
フレーム同期信号を入力され、それを更に他の時分割ス
イッチに向けて出力する際、所要のビット数だけ遅延さ
せてから出力するための遅延回路を具備した。[Means for Solving the Problems] In order to achieve the above object, the present invention includes a first register for latching manually input data in a time division switch, and a first register for outputting the latched data through-through. a through-out output terminal of the latched data, and a switching circuit that receives the latched data and outputs the latched data after changing its time order.
Exchange from the exchange circuit according to an external data input terminal for expansion into which the exchange output from another time division switch is input from the outside, and additional information added to control information for controlling the change of time order in the exchange circuit. a selector that selects and outputs either the output or the external data from the expansion external data input terminal; a second register that latches the output from the selector in preparation for output to the outside;
Equipped with In addition, such a time division switch receives a frame synchronization signal as a reference for determining the time slot number of input data, and when outputting it to another time division switch, it is delayed by the required number of bits. Equipped with a delay circuit for outputting from.
本発明は基本時分割スイッチに、拡張用スルーアウト出
力端子、外部からの他スイッチからの交換出力の入力端
子、セレクタを具備したことを最も主要な特徴としてお
り、従来の技術とは、拡張時分割スイッチの規模によら
ず、一種類の単位時分割スイッチだけを用いて、任意の
サイズの時分割スイッチを実現することができる点、さ
らにその場合動作速度を制限することがない等の点で相
違する。つまり従来の技術とは、拡張法、構成法及び動
作のさせかたが異なり、そのため、拡張性、高速性に優
れた時分割スイッチとしての機能を果たすことができる
。The main feature of the present invention is that the basic time division switch is equipped with a through-out output terminal for expansion, an input terminal for exchange output from another switch from the outside, and a selector. Regardless of the size of the division switch, it is possible to realize a time division switch of any size using only one type of unit time division switch, and furthermore, in this case, the operating speed is not limited. differ. That is, the expansion method, configuration method, and operation method are different from the conventional technology, and therefore, it can function as a time division switch with excellent expandability and high speed.
第１図は本発明の一実施例としての時分割スイッチを示
す構成図である。同図において、１は時分割多重された
データの入力されるデータハイウェイ、２は出力データ
ハイウェイ、３はデータを一時記憶するデータバッファ
メモリＤ Ｂ Ｍ （ＤａｔａＢｕｆｆｅｒ Ｍｅｍｏ
ｒｙ）、４は交換の順序（タイムスロツトの入れ替え順
序）を制御する情報を記憶するアドレスコントロールメ
モリＡ ＣＭ （Ａｄｄｒｅｓｓ Ｃｏｎｔｒｏｌ Ｍ
ｅｍｏｒｙ）、５はカウンタ、６はセレクタ、７は栄位
の時分割スイッチ、９はデータ・レジスタである。FIG. 1 is a configuration diagram showing a time division switch as an embodiment of the present invention. In the figure, 1 is a data highway into which time-division multiplexed data is input, 2 is an output data highway, and 3 is a data buffer memory DBM (DataBuffer Memo) for temporarily storing data.
ry), 4 is an address control memory ACM (Address Control M) that stores information controlling the exchange order (time slot exchange order).
5 is a counter, 6 is a selector, 7 is a time division switch, and 9 is a data register.
また第２図は、第１図に示した単位時分割スイッチ７を
複数個マトリックス状にならべて、任意の大きさ（容量
）の時分割スイッチに拡大した構成図であり、第３図は
その時の各部信号のタイムチャートである。FIG. 2 is a configuration diagram in which a plurality of unit time division switches 7 shown in FIG. 1 are arranged in a matrix and expanded to a time division switch of arbitrary size (capacity), and FIG. 2 is a time chart of signals of various parts.
第１図、第２図、第３図を用いて本発明の動作原理を述
べる。時分割多重された入力データは、入力データハイ
ウェイｌを通り入力データレジスタ９−１にラッチされ
る。ラッチされたデータはデータバッファメモリＤＢＭ
３−１ （もしくは３２）にカウンタ５−１で生成され
る書き込みアドレスにもとづきシーケンシャルに書き込
まれる。The operating principle of the present invention will be described using FIGS. 1, 2, and 3. The time-division multiplexed input data passes through the input data highway 1 and is latched into the input data register 9-1. The latched data is stored in the data buffer memory DBM.
3-1 (or 32) sequentially based on the write address generated by the counter 5-1.
一方、現在書き込みのおこなわれていない方のデータバ
ッファメモリＤＢＭ（３−２）（もしくは３−１）より
、アクセスコントロールメモリＡＣＭ４からの読み出し
内容にもとづき、任意所望の；傾で、データがランダム
に読み出され、出力レジスタ９−２にラッチされ、さら
にセレクタ６−３、レジスタ９−４を通して出力データ
ハイウェイ２上に転送される。On the other hand, from the data buffer memory DBM (3-2) (or 3-1) to which writing is not currently being performed, data is randomly generated with any desired slope based on the read content from the access control memory ACM4. The data is read out, latched into the output register 9-2, and further transferred onto the output data highway 2 through the selector 6-3 and register 9-4.
この第１図に示した時分割スイッチを第２図のようにマ
トリックス状に配置し拡張する。ある単位時分割スイッ
チ７を１６チツプ用いて、４倍の規模の時分割スイッチ
を構成したものを第２図に示す。The time division switches shown in FIG. 1 are arranged and expanded in a matrix as shown in FIG. FIG. 2 shows a time division switch 4 times the size of a certain unit time division switch 7 using 16 chips.
第１図に示す入力データレジスタ９−１の出力をスルー
で取り出すスルーアウト端子１０を行方向に次段の単位
時分割スイッチの人力に接続する。A through-out terminal 10 for taking out the output of the input data register 9-1 shown in FIG. 1 is connected in the row direction to the power of the unit time division switch of the next stage.
また、第１図に示す拡張用外部データ入力端子１１に列
方向上段の単位時分割スイッチの交換出力を接続する。Further, the exchange output of the unit time division switch at the upper stage in the column direction is connected to the expansion external data input terminal 11 shown in FIG.
例えば一番上のデータ人力ハイウエイ１−１上の成るタ
イムスロット上のデータＣＩ（第３図参照）が出力デー
タハイウエイ２−１に交換接続される場合の外部におけ
るデータのタイミングを第３図（イ）に示す。この際、
時分割スイッチ７−２１．７−３１．７−４１ではデー
タＣ１が成るタイミングで通過するとき第１図中のセレ
クタ６−３で拡張用外部データ入力端子１１からの入力
データＣＩを出力させることになる。また、ある入力デ
ータハイウエイ１−１上のデータ（Ａ１゜Ｂｌ、Ｃ１，
Ｄｉ）は第３図（ロ）に示すように、ある時分割スイッ
チ７−１１のスルーアウト出力端子ＩＯを通して次段の
単位時分割スイッチ７１２に入力され、ｌクロックごと
に転送される。For example, when the data CI (see FIG. 3) on the time slot consisting of the topmost data human-powered highway 1-1 is exchange-connected to the output data highway 2-1, the external data timing is shown in FIG. 3 (see FIG. 3). Shown in b). On this occasion,
In the time division switch 7-21.7-31.7-41, when the data C1 passes at the same timing, the input data CI from the expansion external data input terminal 11 is outputted by the selector 6-3 in FIG. become. Also, data on a certain input data highway 1-1 (A1°Bl, C1,
As shown in FIG. 3(b), Di) is input to the next stage unit time division switch 712 through the through-out output terminal IO of a certain time division switch 7-11, and is transferred every l clocks.
このようにして、各入力データハイウェイ（１−１）〜
（１−４）のデータは、任意所望の出力データハイウエ
゛イ（２−１）〜（２−４）上の任意のタイムスロット
に交換接続される。In this way, each input data highway (1-1) ~
The data in (1-4) is switched and connected to any time slot on any desired output data highway (2-1) to (2-4).
木刀式を用いると従来入力データハイウェイ上にあった
大きなファンアウトがなくなり、また、拡張規模によっ
て各種必要であったセレクタ、セレクタ制御メモリ等の
周辺回路を必要とせず、さらに、パイプライン的に隣り
合うスイッチ間のみで、データ転送を行なうため、タイ
ミング及び実装上の問題が解決し、拡張性、高速性に富
んだ時分割スイッチを実現することができる。パイプラ
イン的転送のためには、第１図において、データレジス
タ９−３と９−２は必ずしも必要ではなく、省略するこ
ともできる。Using the wooden sword method eliminates the large fan-out that conventionally existed on the input data highway, eliminates the need for peripheral circuits such as selectors and selector control memory, which were required depending on the scale of expansion, and furthermore, Since data is transferred only between matching switches, timing and implementation problems are solved, and a time-division switch with high expandability and high speed can be realized. For pipeline transfer, data registers 9-3 and 9-2 in FIG. 1 are not necessarily necessary and can be omitted.
第４図は本発明の他の実施例を示す構成図である。同図
において、１２は入力データのタイムスロット番号を決
める基準となるフレーム同期信号の入力端子、１３は遅
延フレーム同期信号の出力端子、１４はあるビット数だ
けフレーム同期信号を遅延させるシフトレジスタによる
遅延回路である。FIG. 4 is a block diagram showing another embodiment of the present invention. In the figure, 12 is an input terminal for a frame synchronization signal that is a reference for determining the time slot number of input data, 13 is an output terminal for a delayed frame synchronization signal, and 14 is a delay by a shift register that delays the frame synchronization signal by a certain number of bits. It is a circuit.
第５図は第４図を４チツプ用いて２倍の規模の時分割ス
イッチを実現した場合の接続図である。FIG. 5 is a connection diagram when a time division switch twice the scale of FIG. 4 is realized using four chips.
入力データのフレーム上のタイムスロットを指示する基
準となるフレーム同期信号は、第５図の単位時分割スイ
ッチ７−１１のフレーム同期信号入力端子１２−１１の
みに入力され、第４図の構成の場合、遅延回路１４で１
ビツト遅れて遅延フレーム同期信号出力端子１３−１１
より出力され、行方向次段の単位時分割スイッチ７−１
２のフレーム同期信号入力端子１２−１２に接続される
。A frame synchronization signal, which serves as a reference for indicating a time slot on a frame of input data, is input only to the frame synchronization signal input terminal 12-11 of the unit time division switch 7-11 in FIG. 1 in the delay circuit 14.
Bit delayed frame synchronization signal output terminal 13-11
unit time division switch 7-1 of the next stage in the row direction.
It is connected to the frame synchronization signal input terminal 12-12 of No.2.
またスイッチ７−１１の遅延フレーム同期信号出力端子
１３−１１はまた列方向下段の単位時分割スイッチ７−
２１のフレーム同期信号入力端子１２−２１にも接続さ
れる。Further, the delayed frame synchronization signal output terminal 13-11 of the switch 7-11 is also connected to the unit time division switch 7-11 in the lower stage in the column direction.
It is also connected to the frame synchronization signal input terminal 12-21 of No.21.
同様にスイッチ７−１２の遅延フレーム同期信号出力端
子１３−１２は、スイッチ７−２２のフレーム同期信号
入力端子１２−２２に接続される。このように、スルー
アウト出力端子よりデータが出て行方向次段スイッチの
入力端子に転送される際、パイプライン動作により生じ
る１ビット分の遅れを、フレーム同期信号を同様に遅れ
させることにより補正し、また列方向にも、出力データ
を拡張用データ入力端子に転送する際、パイプライン動
作により生じる１ビット分の遅れを同様に遅れさせるこ
とにより補正し、複数の位相のフレーム同期信号を用意
せずに、ソフトウェアによるアクセスコントロールメモ
リＡＣＭの書き替えの際も、チップの位置（行及び列番
月）を考えずに制御することができる。さらに、このよ
うにすれば任意の大きさの時分割スイッチを実現する際
に、他の回路を一切必要としないですむという特徴が生
まれる。Similarly, the delayed frame synchronization signal output terminal 13-12 of the switch 7-12 is connected to the frame synchronization signal input terminal 12-22 of the switch 7-22. In this way, when data is output from the through-out output terminal and transferred to the input terminal of the next switch in the row direction, the 1-bit delay caused by pipeline operation is compensated for by similarly delaying the frame synchronization signal. In addition, in the column direction, when transferring output data to the expansion data input terminal, the 1-bit delay caused by pipeline operation is compensated for by similarly delaying it, and frame synchronization signals with multiple phases are prepared. Even when the access control memory ACM is rewritten by software, the chip position (row and column number) can be controlled without consideration. Furthermore, in this way, when realizing a time-division switch of any size, there is a feature that no other circuit is required.
以上説明したように、本発明によれば任意の規模の時分
割スイッチを、ある単位時間スイッチをマトリックス状
に配置してお互いに接続するだけで実現することができ
るため、拡張のために余分の周辺回路が必要になること
もなく、パイプラインデータ転送で隣接したチップ間の
みのデータ転送で全体構成が実現されているため、スイ
ッチ規模により高速性が制限されず、またタイミング、
実装も容易であり、拡張性、高速性に冨んだ任意容量の
時分割スイッチを提供できるという利点がる。As explained above, according to the present invention, a time division switch of any size can be realized simply by arranging certain unit time switches in a matrix and connecting them to each other. No peripheral circuits are required, and the entire configuration is achieved by transferring data only between adjacent chips using pipeline data transfer, so high speed is not limited by switch size, and timing and
It is easy to implement, and has the advantage of being able to provide a time-division switch with arbitrary capacity that is scalable and high-speed.
【図面の簡単な説明】
第１図は本発明の一実施例としての時分割スイッチを示
す構成図、第２図は第１図に示す単位時分割スイッチを
複数個並べて構成した拡大スイツチを示す構成図、第３
図は第２図の構成における各部信号（データ）のタイム
チャート、第４図は本発明の他の実施例を示す構成図、
第５図は第４図に示す単位時分割スイッチを複数個並べ
て構成した拡大スイッチを示す構成図、第６図は従来の
時分割スイッチを示す構成図、第７図は第６図に示す単
位時分割スイッチを複数個並べて構成した拡大スイッチ
を示す構成図、である。
符号の説明
ｌ・・・人力データハイウェイ、２・・・出力データハ
イウェイ、３・・・データバッファメモリＤＢＭ、４・
・・アクセスコントロールメモリＡＣＭ、５・・・カウ
ンタ、６・・・セレクタ、７・・・単位時分割スイッチ
、８・・・セレクタコントロールメモリ、９・・・デー
タレジスタ、ＩＯ・・・スルーアウト出力端子、１１・
・・拡張用データ入力端子、１２・・・フレーム同期信
号入力端子、１３・・・遅延フレーム同期信号出力端子
、１４・・・遅延回路。
代理人 弁理士 並 木 昭 夫[Brief Description of the Drawings] Fig. 1 is a configuration diagram showing a time division switch as an embodiment of the present invention, and Fig. 2 shows an enlarged switch configured by arranging a plurality of unit time division switches shown in Fig. 1. Configuration diagram, 3rd
The figure is a time chart of each part signal (data) in the configuration of FIG. 2, and FIG. 4 is a configuration diagram showing another embodiment of the present invention.
Fig. 5 is a block diagram showing an enlarged switch constructed by arranging a plurality of unit time division switches shown in Fig. 4, Fig. 6 is a block diagram showing a conventional time division switch, and Fig. 7 is a block diagram showing the units shown in Fig. 6. FIG. 2 is a configuration diagram showing an enlarged switch configured by arranging a plurality of time division switches. Explanation of symbols 1...Manpower data highway, 2...Output data highway, 3...Data buffer memory DBM, 4...
...Access control memory ACM, 5...Counter, 6...Selector, 7...Unit time division switch, 8...Selector control memory, 9...Data register, IO...Through-out output Terminal, 11・
...Extension data input terminal, 12...Frame synchronization signal input terminal, 13...Delayed frame synchronization signal output terminal, 14...Delay circuit. Agent Patent Attorney Akio Namiki
Claims (1)
力され、その時間順序を入れ替えて出力する時分割スイ
ッチにおいて、 前記入力されたデータをラッチする第１のレジスタと、
ラッチされた該データをスルーで出力するためのスルー
アウト出力端子と、ラッチされた該データを入力されそ
の時間順序を入れ替えて出力する交換回路と、他の時分
割スイッチからの交換出力を外部から入力される拡張用
外部データ入力端子と、前記交換回路における時間順序
の入れ替えを制御する制御情報に付加された付加情報に
従って、前記交換回路からの交換出力と前記拡張用外部
データ入力端子からの外部データの何れか一方を選択し
て出力するセレクタと、該セレクタからの出力を外部へ
の出力に備えてラッチする第２のレジスタと、を具備し
て成ることを特徴とする時分割スイッチ。 ２）請求項１に記載の時分割スイッチにおいて、前記入
力されたデータのタイムスロット番号を決める基準とな
るフレーム同期信号を入力され、それを更に他の時分割
スイッチに向けて出力する際、所要のビット数だけ遅延
させてから出力するための遅延回路を具備したことを特
徴とする時分割スイッチ。[Claims] 1) A time division switch that receives time division multiplexed data on one highway, rearranges the time order, and outputs the data, comprising: a first register that latches the input data; ,
A through-out output terminal for outputting the latched data through-out, a switching circuit for inputting the latched data, switching the time order and outputting it, and switching output from other time division switches from the outside. According to the input expansion external data input terminal and the additional information added to the control information that controls the reversal of the time order in the exchange circuit, the exchange output from the exchange circuit and the external output from the expansion external data input terminal A time division switch comprising: a selector that selects and outputs one of data; and a second register that latches the output from the selector in preparation for output to the outside. 2) In the time division switch according to claim 1, when receiving a frame synchronization signal as a reference for determining the time slot number of the input data and outputting it to another time division switch, A time division switch characterized by comprising a delay circuit for delaying the output by the number of bits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19270788A JPH0750950B2 (en) | 1988-08-03 | 1988-08-03 | Time division switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19270788A JPH0750950B2 (en) | 1988-08-03 | 1988-08-03 | Time division switch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0242893A true JPH0242893A (en) | 1990-02-13 |
| JPH0750950B2 JPH0750950B2 (en) | 1995-05-31 |
Family
ID=16295717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19270788A Expired - Fee Related JPH0750950B2 (en) | 1988-08-03 | 1988-08-03 | Time division switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750950B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0564276A (en) * | 1991-08-30 | 1993-03-12 | Nec Corp | Time switch circuit |
| JP2005235219A (en) * | 2004-02-18 | 2005-09-02 | Harman Becker Automotive Systems Gmbh | Atapi switch |
-
1988
- 1988-08-03 JP JP19270788A patent/JPH0750950B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0564276A (en) * | 1991-08-30 | 1993-03-12 | Nec Corp | Time switch circuit |
| JP2005235219A (en) * | 2004-02-18 | 2005-09-02 | Harman Becker Automotive Systems Gmbh | Atapi switch |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750950B2 (en) | 1995-05-31 |
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