JPH09162900A - Shared memory switch device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To attain high speed/large capacity for the switch device without using a high speed memory. SOLUTION: A multi-port memory having plural write/read ports in which information is written to the plural write ports simultaneously and information is read simultaneously from the plural read ports is employed for a buffer memory 9. Cells from input ports 1-1-1-8 are multiplexed by cell multiplexer sections 2, 3 and written in the write ports of the buffer memory 9 based on addresses stored in write address registers 4, 5. The addresses of the write address registers 4, 5 are selected from addresses stored in idle address memory 13. The addresses stored in the idle address memory 13 are addresses after cells are read from the read pots of the buffer memory 9 as the used addresses.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、例えば、広帯域Ｉ
ＳＤＮ（サービス総合ディジタル網）におけるＡＴＭ
（非同期転送モード）や高速パケット通信に用いる共有
メモリ形スイッチ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention
ATM in SDN (Integrated Services Digital Network)
The present invention relates to a shared memory switch device used for (asynchronous transfer mode) and high-speed packet communication.

【０００２】[0002]

【従来の技術】ＡＴＭスイッチ装置に用いるバッファメ
モリにおいて、回線対応に設けられたバッファメモリの
欠点を解決する技術として、例えば、「“バッファを共
通化したＡＴＭ交換用メモリスイッチ” 電子情報通信
学会論文誌 Ｂ−Ｉ Ｖｏｌ．Ｊ７２−Ｂ−Ｉ Ｎｏ．
１１ 1989年11月」に示されているように、バッファメ
モリをＡＴＭセルの各入力ポートおよび出力ポートに対
して共通に設けたものがあった。このような共有メモリ
形スイッチ装置は、入力ポートからのセルデータを多重
部で多重してバッファメモリに書き込み、また、バッフ
ァメモリからのセルデータを分離部で分離し、出力ポー
トに振り分けるようになっている。2. Description of the Related Art In a buffer memory used in an ATM switch device, as a technique for solving the drawback of the buffer memory provided corresponding to the line, for example, "A ATM exchange memory switch with a common buffer" is published by IEICE. Magazine BI Vol.J72-BI No.
11 November 1989 ", a buffer memory was commonly provided for each input port and output port of an ATM cell. In such a shared memory type switching device, the cell data from the input port is multiplexed by the multiplexing unit and written into the buffer memory, and the cell data from the buffer memory is separated by the demultiplexing unit and distributed to the output port. ing.

【０００３】[0003]

【発明が解決しようとする課題】将来におけるＡＴＭの
本格普及時には、高速／大容量のデータ伝送、交換が必
要となり、それに伴いスイッチ装置に要求されるスルー
プットも、より高速／大容量なものが必要になる。スイ
ッチ装置には、各種の方式が提案されているが、共有メ
モリ方式は種々の利点を有する優れた方式の一つであ
る。When ATM is widely used in the future, high-speed / large-capacity data transmission and exchange will be required, and accordingly, the throughput required for the switching device will also need to be higher-speed / large-capacity. become. Although various methods have been proposed for the switch device, the shared memory method is one of excellent methods having various advantages.

【０００４】しかしながら、このような共有メモリ方式
では、複数の入力ポートから入力したセルを、一旦、時
分割多重化してから一つのメモリに書き込むことになる
ため、入力ポート数に比例してメモリへのアクセス速度
が高くなるという方式的な欠点を持っている。即ち、入
出力ポート数をＮとし、各入出力ポートのデータ伝送速
度をＶとすると、メモリへのアクセスは、書込／読出そ
れぞれＮ×Ｖの速度が要求されることになる。従って、
素子の性能上、メモリの動作速度がＶの場合、スイッチ
の入出力速度はＶ／Ｎ以下に制限されるため、これが共
有メモリ形スイッチ装置の高速／大容量化を阻む要因と
なっていた。However, in such a shared memory system, cells input from a plurality of input ports are once time-division multiplexed and then written in one memory. Therefore, the cells are input to the memory in proportion to the number of input ports. It has a systematic drawback that the access speed is high. That is, assuming that the number of input / output ports is N and the data transmission speed of each input / output port is V, the speed of writing / reading N × V is required for accessing the memory. Therefore,
Due to the performance of the device, when the operating speed of the memory is V, the input / output speed of the switch is limited to V / N or less, which has been a factor that prevents the shared memory type switch device from increasing in speed / capacity.

【０００５】このような点から、高速なメモリを用いる
ことなく、高速／大容量化を図ることのできる共有メモ
リ形スイッチ装置の実現が望まれていた。From this point of view, it has been desired to realize a shared memory type switch device capable of achieving high speed / large capacity without using a high speed memory.

【０００６】[0006]

【課題を解決するための手段】本発明は、前述の課題を
解決するため次の構成を採用する。 〈請求項１の構成〉複数の書込／読出ポートを有し、複
数の書込ポートに同時に書込可能で、かつ、複数の読出
ポートから同時に読出可能なバッファメモリと、このバ
ッファメモリにおいて、書込可能なアドレスのデータを
格納する空アドレスメモリと、バッファメモリの書込ポ
ート数と同数設けられ、それぞれが複数の入力ポートか
らのセルデータを多重化してバッファメモリに出力する
セル多重部と、これらセル多重部から出力されるセルデ
ータをバッファメモリに書き込むための書込アドレス
を、空アドレスメモリのデータから選択して保持する書
込アドレスレジスタと、出力ポートと同数設けられ、バ
ッファメモリに書き込まれたセルデータのアドレスを、
その出力ポートに対応して格納するアドレスメモリと、
書込アドレスレジスタに保持されているアドレスを、対
応するアドレスメモリに書き込むアドレス多重分離部
と、アドレスメモリから出力されたアドレスを多重化
し、バッファメモリからの読出アドレスとして出力する
アドレス多重部と、このアドレス多重部から出力された
アドレスのデータを使用済アドレスとして空アドレスメ
モリに格納する使用済アドレス多重部とを備えたことを
特徴とするものである。The present invention employs the following structure to solve the above-mentioned problems. <Structure of Claim 1> A buffer memory having a plurality of write / read ports, capable of simultaneously writing to a plurality of write ports, and simultaneously readable from a plurality of read ports; An empty address memory that stores data at writable addresses, and a cell multiplexing unit that is provided in the same number as the number of write ports of the buffer memory and that multiplexes cell data from a plurality of input ports and outputs the multiplexed data to the buffer memory. , The write address register for selecting and holding the write address for writing the cell data output from these cell multiplexers into the buffer memory and the same number as the output port are provided in the buffer memory. The address of the written cell data is
Address memory to store corresponding to the output port,
An address demultiplexing unit that writes the address held in the write address register to the corresponding address memory, an address multiplexing unit that multiplexes the address output from the address memory and outputs it as a read address from the buffer memory, and And a used address multiplexing unit that stores the data of the address output from the address multiplexing unit as a used address in the empty address memory.

【０００７】〈請求項１の説明〉バッファメモリとし
て、例えば、書込ポートおよび読出ポートをそれぞれ２
個備えたマルチポートＲＡＭを用いる。そして、例え
ば、スイッチ装置の入出力ポート数が８であった場合、
セル多重部を２個とし、それぞれ４つのセルデータを多
重して各セルデータを、バッファメモリの書込ポートに
書き込む。また、このようなバッファメモリへの書込
は、２個の書込アドレスレジスタで行われる。<Explanation of Claim 1> As a buffer memory, for example, two write ports and two read ports are provided.
A multiport RAM provided individually is used. Then, for example, when the number of input / output ports of the switch device is 8,
The number of cell multiplexing units is two, and four cell data are multiplexed and each cell data is written to the write port of the buffer memory. Writing to such a buffer memory is performed by two write address registers.

【０００８】このような書込アドレスアドレスの選択
は、アドレスメモリと、アドレス多重分離部と、アドレ
ス多重部と、使用済アドレス多重部と空アドレスメモリ
とを用いて行われる。即ち、アドレスメモリで、バッフ
ァメモリに書き込んだセルデータのアドレスを記憶し、
このアドレスメモリに記憶したアドレスに基づき、バッ
ファメモリからの読出を行うと共に、読出を行ったアド
レスは、使用済アドレスとして空アドレスメモリに格納
される。そして、書込アドレスレジスタの保持するアド
レスは、この空アドレスメモリに格納されているアドレ
スから選択する。このような動作を繰り返すことによっ
て、バッファメモリへの書込アドレスが管理されること
になる。The selection of such a write address address is performed by using an address memory, an address demultiplexer, an address multiplexer, a used address multiplexer and an empty address memory. That is, the address memory stores the address of the cell data written in the buffer memory,
Based on the address stored in the address memory, the buffer memory is read, and the read address is stored in the empty address memory as a used address. Then, the address held by the write address register is selected from the addresses stored in this empty address memory. By repeating such operations, the write address to the buffer memory is managed.

【０００９】従って、この場合は、各入力ポートから入
力したセルデータの時分割多重処理を１／２に低減させ
ることが可能となり、バッファメモリへのアクセス速度
を１／２に低減させることができる。その結果、従来は
メモリへのアクセス速度の点で方式的に困難とされてい
た高速、大容量化を実現することができる。Therefore, in this case, the time division multiplexing of the cell data input from each input port can be reduced to 1/2, and the access speed to the buffer memory can be reduced to 1/2. . As a result, it is possible to realize high speed and large capacity, which were conventionally difficult in terms of system access in terms of memory access speed.

【００１０】また、この請求項１の発明では、バッファ
メモリの書込／読出ポートが２個以外の場合であっても
同様に適用可能である。例えば、スイッチ装置の入出力
ポート数をＮ、バッファメモリの書込／読出ポート数を
Ｍ（Ｎ＞Ｍ）とした場合、セル多重部、書込アドレスレ
ジスタ、アドレス多重部、セル分離部をそれぞれＭ個、
アドレスメモリをＮ個配置することによって同一の動作
原理にて実現することができる。但し、この場合、セル
多重部およびアドレス多重部の多重度は（Ｎ／Ｍ）：１
とし、また、セル分離部の分離度は１：（Ｎ／Ｍ）とす
ることが必要である。The invention of claim 1 can be similarly applied even when the number of write / read ports of the buffer memory is other than two. For example, when the number of input / output ports of the switch device is N and the number of write / read ports of the buffer memory is M (N> M), the cell multiplexer, the write address register, the address multiplexer, and the cell separator are respectively provided. M pieces,
By arranging N address memories, the same operation principle can be realized. However, in this case, the multiplexing degree of the cell multiplexing unit and the address multiplexing unit is (N / M): 1
In addition, the separation degree of the cell separation unit needs to be 1: (N / M).

【００１１】〈請求項２の構成〉入出力ポート数と同数
の書込／読出ポートを有し、複数の書込ポートで同時に
書込可能で、かつ、複数の読出ポートで同時に読出可能
なバッファメモリと、このバッファメモリにおいて、書
込可能なアドレスのデータを格納する空アドレスメモリ
と、入力ポートからのセルデータが目指す出力ポート番
号を抽出する出線番号抽出部と、入力ポートと同数設け
られ、入力されたセルデータを、バッファメモリに書き
込むための書込アドレスを、空アドレスメモリのデータ
から選択して保持する書込アドレスレジスタと、出力ポ
ートと同数設けられ、バッファメモリに書き込まれたセ
ルデータのアドレスを出力ポートに対応させて格納する
アドレスメモリと、出線番号抽出部で抽出された出力ポ
ート番号に基づき、書込アドレスレジスタに保持されて
いるアドレスを、対応するアドレスメモリに書き込む選
択／分離部と、アドレスメモリから出力されたアドレス
を、多重化して空アドレスメモリに格納する多重部とを
備えたことを特徴とするものである。<Structure of Claim 2> A buffer which has the same number of write / read ports as the number of input / output ports and which can be simultaneously written by a plurality of write ports and can be simultaneously read by a plurality of read ports. A memory, an empty address memory for storing data of writable addresses, an output line number extraction section for extracting an output port number targeted by cell data from an input port, and the same number of input ports are provided in this buffer memory. , The write address register for selecting and holding the write address for writing the input cell data to the buffer memory from the data in the empty address memory, and the cells provided in the buffer memory in the same number as the output port Based on the address memory that stores the data address corresponding to the output port and the output port number extracted by the output line number extraction unit It is provided with a selection / separation unit that writes the address held in the write address register to the corresponding address memory, and a multiplexing unit that multiplexes the address output from the address memory and stores it in the empty address memory. It is a feature.

【００１２】〈請求項２の説明〉バッファメモリとし
て、装置の入出力ポートと同数の書込／読出ポートを備
えたマルチポートＲＡＭを用いる。従って、入力ポート
からのセルデータは、多重処理は行わず、対応するバッ
ファメモリの書込ポートからそのまま書き込まれ、出力
ポートへはバッファメモリの読出ポートからそのまま読
み出される。ここで、バッファメモリへの書込アドレス
の管理は、請求項１の発明と同様に、バッファメモリの
読出ポートから読み出されたセルデータのアドレスが空
アドレスメモリに格納され、このアドレスに基づき、書
込アドレスレジスタがバッファメモリの書込アドレスを
選択することで行われる。<Explanation of Claim 2> As the buffer memory, a multiport RAM having the same number of write / read ports as the input / output ports of the device is used. Therefore, the cell data from the input port is not subjected to the multiplexing process, but is directly written from the corresponding write port of the buffer memory and is directly read to the output port from the read port of the buffer memory. Here, the management of the write address to the buffer memory is performed in the same manner as in the first aspect of the invention, in which the address of the cell data read from the read port of the buffer memory is stored in the empty address memory, and based on this address, This is performed by the write address register selecting the write address of the buffer memory.

【００１３】従って、請求項２の発明では、セルデータ
の多重／分離処理も不要となり、装置の入出力ポートを
増加させた場合でも、バッファメモリへのアクセス速度
は増加させる必要がない。その結果、共有メモリ形スイ
ッチ装置における高速、大容量化の実現を更に期待する
ことができる。Therefore, according to the second aspect of the present invention, cell data multiplexing / demultiplexing processing is not required, and it is not necessary to increase the access speed to the buffer memory even when the number of input / output ports of the device is increased. As a result, it is possible to further expect the realization of high speed and large capacity in the shared memory type switch device.

【００１４】[0014]

【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳細に説明する。 《具体例１》 〈構成〉図１は本発明の共有メモリ形スイッチ装置の具
体例１を示す構成図である。この具体例１は、装置の入
出力ポート数を８個とした例を示している。図の装置
は、入力ポート１−１〜１−８、セル多重部２，３、書
込アドレスレジスタ４，５、出線番号抽出部６、アドレ
ス多重分離部７、アドレスメモリ８−１〜８−８、バッ
ファメモリ９、アドレス多重部１０，１１、使用済アド
レス多重部１２、空アドレスメモリ１３、セル分離部１
４，１５、制御部１６、出力ポート１７−１〜１７−８
からなる。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the drawings. << Specific Example 1 >><Structure> FIG. 1 is a structural diagram showing a specific example 1 of the shared memory type switching device of the present invention. This specific example 1 shows an example in which the number of input / output ports of the device is eight. The device shown in the figure includes input ports 1-1 to 1-8, cell multiplexers 2 and 3, write address registers 4 and 5, an outgoing line number extractor 6, an address multiplexer / demultiplexer 7, and address memories 8-1 to 8-8. -8, buffer memory 9, address multiplexers 10, 11, used address multiplexer 12, empty address memory 13, cell separator 1
4, 15, control unit 16, output ports 17-1 to 17-8
Consists of

【００１５】入力ポート１−１〜１−８は、それぞれセ
ルデータが入力される８個の入力ポートである。セル多
重部２，３は、それぞれ、４個ずつの入力ポート１−１
〜１−４と入力ポート１−５〜１−８を多重化してバッ
ファメモリ９に出力する多重部である。書込アドレスレ
ジスタ４，５は、それぞれ入力ポート１−１〜１−４お
よび入力ポート１−５〜１−８から入力されたセルを、
バッファメモリ９への書き込むべきアドレスが順次スト
アされていくアドレスレジスタである。出線番号抽出部
６は、入力したＡＴＭセル信号のヘッダ領域に記された
出力ポート番号を認識する機能を有している。The input ports 1-1 to 1-8 are eight input ports to which cell data are respectively input. The cell multiplexers 2 and 3 each have four input ports 1-1.
1 to 4 and input ports 1-5 to 1-8 are multiplexed and output to the buffer memory 9. The write address registers 4 and 5 store the cells input from the input ports 1-1 to 1-4 and the input ports 1-5 to 1-8, respectively.
This is an address register in which addresses to be written in the buffer memory 9 are sequentially stored. The outgoing line number extraction unit 6 has a function of recognizing the output port number written in the header area of the input ATM cell signal.

【００１６】アドレス多重分離部７は、書込アドレスレ
ジスタ４，５にストアされたアドレスデータを、アドレ
スメモリ８のいずれかに選択出力する機能を有してい
る。アドレスメモリ８−１〜８−８は、バッファメモリ
９に格納されたセルのアドレスを格納するための８個の
メモリである。これらはそれぞれ８個の出力ポート１７
−１〜１７−８に対応して、各々から出力されるべきセ
ルのアドレスを格納する。The address demultiplexing unit 7 has a function of selectively outputting the address data stored in the write address registers 4 and 5 to one of the address memories 8. The address memories 8-1 to 8-8 are eight memories for storing the addresses of the cells stored in the buffer memory 9. These are each eight output ports 17
Corresponding to -1 to 17-8, the address of the cell to be output from each is stored.

【００１７】バッファメモリ９は、ＡＴＭセル信号を格
納するメモリであり、書込ポートおよび読出ポートをそ
れぞれ２個備え、２系統の書込および読出が可能なマル
チポートＲＡＭである。尚、図中のＷＤ１、ＷＤ２が第
１、第２のデータ書込ポート、ＷＡ１、ＷＡ２が第１、
第２の書込アドレス用ポート、ＲＤ１、ＲＤ２が第１、
第２のデータ読出ポート、ＲＡ１、ＲＡ２が第１、第２
の読出アドレス用ポートである。The buffer memory 9 is a memory for storing an ATM cell signal, and is a multi-port RAM having two write ports and two read ports and capable of writing and reading in two systems. In the figure, WD1 and WD2 are first and second data write ports, and WA1 and WA2 are first and
The second write address ports, RD1 and RD2 are the first,
The second data read ports RA1 and RA2 are the first and second
Read address port.

【００１８】二つのアドレス多重部１０，１１のうち、
一方のアドレス多重部１０は、アドレスメモリ８−１〜
８−４から読み出されたアドレスデータを、バッファメ
モリ９の第１のデータ読出ポートＲＤ１から読み出す際
のアドレスとして多重化するものである。また、もう一
方のアドレス多重部１１は、同様に、アドレスメモリ８
−５〜８−８から読み出されたアドレスデータをバッフ
ァメモリ９の第２のデータ読出ポートＲＤ２から読み出
す際のアドレスとして多重化するものである。Of the two address multiplexing units 10 and 11,
One of the address multiplexing units 10 has address memories 8-1 to 8-1.
The address data read from 8-4 is multiplexed as an address for reading from the first data read port RD1 of the buffer memory 9. In addition, the other address multiplex unit 11 is similar to the address memory 8
The address data read from -5 to 8-8 is multiplexed as an address when reading from the second data read port RD2 of the buffer memory 9.

【００１９】使用済アドレス多重部１２は、アドレス多
重部１０，１１から出力された使用済アドレスを、空ア
ドレスメモリ１３に書き込むために多重化を行う機能を
有している。空アドレスメモリ１３は、バッファメモリ
９における未使用領域のアドレスを格納するためのアド
レスメモリである。セル分離部１４，１５は、ぞれぞれ
バッファメモリ９の第１、２のデータ読出ポートＲＤ
１、ＲＤ２から読み出されたセルデータを、出力ポート
１７−１〜１７−４および１７−５〜１７−８に分離出
力する機能を有している。また、制御部１６は、共有メ
モリ形スイッチ装置としての全ての制御を司る制御部で
ある。出力ポート１７−１〜１７−８は、それぞれスイ
ッチング後のセルデータの出力ポートである。The used address multiplexer 12 has a function of multiplexing the used addresses output from the address multiplexers 10 and 11 in order to write them in the empty address memory 13. The empty address memory 13 is an address memory for storing an address of an unused area in the buffer memory 9. The cell separation units 14 and 15 are respectively provided with the first and second data read ports RD of the buffer memory 9.
1 has a function of separating and outputting the cell data read from the RD2 to the output ports 17-1 to 17-4 and 17-5 to 17-8. Further, the control unit 16 is a control unit that controls all the operations of the shared memory type switch device. The output ports 17-1 to 17-8 are output ports for cell data after switching.

【００２０】〈動作〉入力ポート１−１〜１−４および
１−５〜１−８から入力したセルは、それぞれセル多重
部２およびセル多重部３にて時分割多重される。このよ
うにして時系列の信号に変換された入力ポート１−１〜
１−４からの入力セルは、書込アドレスレジスタ４にス
トアされたバッファメモリ９上のアドレスに順次書き込
まれる。同様に、入力ポート１−５〜１−８からの入力
セルは、書込アドレスレジスタ５にストアされたバッフ
ァメモリ９上のアドレスに順次書き込まれる。この時、
セル多重部２，３から出力されるセルが目指す出力ポー
ト番号は、出線番号抽出部６にて認識される。そして、
バッファメモリ９に供給されるアドレスは、同時にアド
レス多重分離部７にも入力され、、出線番号抽出部６に
て認識された出力ポートに対応するアドレスメモリ８−
１〜８−８のいずれかに書き込まれる。<Operation> The cells input from the input ports 1-1 to 1-4 and 1-5 to 1-8 are time-division multiplexed by the cell multiplexer 2 and the cell multiplexer 3, respectively. In this way, the input ports 1-1 to 1-1 converted into time series signals
The input cells from 1-4 are sequentially written to the addresses on the buffer memory 9 stored in the write address register 4. Similarly, the input cells from the input ports 1-5 to 1-8 are sequentially written into the addresses on the buffer memory 9 stored in the write address register 5. At this time,
The output port number targeted by the cells output from the cell multiplexing units 2 and 3 is recognized by the outgoing line number extracting unit 6. And
The address supplied to the buffer memory 9 is also input to the address demultiplexing unit 7 at the same time, and the address memory 8-corresponding to the output port recognized by the output line number extracting unit 6
It is written in any of 1 to 8-8.

【００２１】例えば、あるセルの出力ポート番号が３番
であれば、そのアドレスデータはアドレスメモリ８−３
に書き込まれる。書込アドレスレジスタ４，５には、順
次、空アドレスメモリ１３から新しいアドレスデータが
供給される。このようにして、各入力ポート１−１〜１
−８から入力したセルはバッファメモリ９に書き込ま
れ、アドレスメモリ８−１〜８−８には、それぞれ出力
ポート１７−１〜１７−８から出力されるべきセルのア
ドレスが格納される。尚、これら一連の動作は、後述す
るセルの読出動作と共に制御部１６からの制御によって
実行される。For example, if the output port number of a cell is No. 3, its address data is the address memory 8-3.
Is written to. New address data is sequentially supplied from the empty address memory 13 to the write address registers 4 and 5. In this way, each input port 1-1 to 1
The cells input from -8 are written in the buffer memory 9, and the addresses of the cells to be output from the output ports 17-1 to 17-8 are stored in the address memories 8-1 to 8-8, respectively. It should be noted that these series of operations are executed under the control of the controller 16 together with the cell read operation described later.

【００２２】バッファメモリ９からのセルの読み出し
は、各アドレスメモリ８内に格納されたアドレスデータ
を参照することによって行われる。即ち、バッファメモ
リ９の第１のデータ読出ポートＲＤ１からセルを読み出
すために、先ず、アドレスメモリ８−１〜８−４に格納
されたアドレスデータの内、それぞれ時間的に最も古い
データを読み出し、それらのアドレスをアドレス多重部
１０にて時分割多重し、時系列のデータへ変換する。そ
して、そのデータは、バッファメモリ９の第１のデータ
読出ポートＲＤ１からの読出アドレスとして、第１の読
出アドレス用ポートＲＡ１に供給される。このようにし
て、バッファメモリ９の第１のデータ読出ポートＲＤ１
から順次読み出されたセルデータは、セル分離部１４に
て出力ポート１７−１〜１７−４へ分離されて出力され
る。Reading of cells from the buffer memory 9 is performed by referring to the address data stored in each address memory 8. That is, in order to read a cell from the first data read port RD1 of the buffer memory 9, first, of the address data stored in the address memories 8-1 to 8-4, the oldest data in time is read, The addresses are time-division multiplexed by the address multiplexing unit 10 and converted into time-series data. Then, the data is supplied to the first read address port RA1 as a read address from the first data read port RD1 of the buffer memory 9. In this way, the first data read port RD1 of the buffer memory 9 is
The cell data sequentially read from are separated into output ports 17-1 to 17-4 by the cell separation unit 14 and output.

【００２３】また、出力ポート１７−５〜１７−８から
出力されるセルについても同様に、先ず、アドレスメモ
リ８−５〜８−８に格納されているアドレスデータを読
み出し、アドレス多重部１１にて時系列データへ変換す
る。そして、そのデータを読出アドレスとして、バッフ
ァメモリ９の第２のデータ読出ポートＲＤ２から順次セ
ルデータを読み出していく。このようにしてバッファメ
モリ９から読み出されたセルデータはセル分離部１５に
て出力ポート１７−５〜１７−８へ分離出力される。
尚、この時、アドレス多重部１０，１１から出力された
アドレスデータは、使用済アドレス多重部１２にて多重
化された後、空アドレスメモリ１３へ戻され、再度セル
の書込アドレスとして使用される。Similarly, for the cells output from the output ports 17-5 to 17-8, first, the address data stored in the address memories 8-5 to 8-8 are read out and stored in the address multiplexing unit 11. Convert to time series data. Then, using the data as a read address, the cell data is sequentially read from the second data read port RD2 of the buffer memory 9. The cell data read from the buffer memory 9 in this way is separated and output by the cell separating unit 15 to the output ports 17-5 to 17-8.
At this time, the address data output from the address multiplexers 10 and 11 is multiplexed in the used address multiplexer 12 and then returned to the empty address memory 13 to be used again as the write address of the cell. It

【００２４】尚、上記具体例１では、スイッチ装置の入
出力ポート数を８、バッファメモリ９の書込／読出ポー
ト数を２としたが、それ以外の場合であっても同様に適
用可能である。例えば、スイッチ装置の入出力ポート数
をＮ、バッファメモリの書込／読出ポート数をＭ（Ｎ＞
Ｍ）とした場合、セル多重部、書込アドレスレジスタ、
アドレス多重部、セル分離部をそれぞれＭ個、アドレス
メモリをＮ個配置することによって同一の動作原理にて
実現することができる。但し、この場合、セル多重部お
よびアドレス多重部の多重度は（Ｎ／Ｍ）：１とし、ま
た、セル分離部の分離度は１：（Ｎ／Ｍ）とすることが
必要である。尚、Ｎ＝Ｍの場合は、次の具体例２として
説明する。In the first embodiment, the number of input / output ports of the switch device is 8 and the number of write / read ports of the buffer memory 9 is 2. However, the same applies to other cases. is there. For example, the number of input / output ports of the switch device is N, and the number of write / read ports of the buffer memory is M (N>
M), the cell multiplexer, the write address register,
The same operation principle can be realized by arranging M address multiplexers and M cell demultiplexers and N address memories. However, in this case, it is necessary that the multiplexing degree of the cell multiplexing unit and the address multiplexing unit is (N / M): 1, and the isolation degree of the cell demultiplexing unit is 1: (N / M). In addition, in the case of N = M, it will be described as a second specific example.

【００２５】〈効果〉以上のように、上記具体例１によ
れば、共有メモリ形スイッチ装置のバッファメモリとし
て２個の書込／読出ポートを有するマルチポートＲＡＭ
を用いたため、各入力ポートから入力したセルの時分割
多重処理の多重度を１／２に低減させることができ、従
って、バッファメモリへのアクセス速度を１／２に低減
させることができる。その結果、従来の共有メモリ形ス
イッチ装置ではメモリへのアクセス速度の点で方式的に
困難とされていた高速、大容量化を実現することができ
る。<Effect> As described above, according to the first embodiment, the multiport RAM having two write / read ports as the buffer memory of the shared memory type switch device.
Since, the multiplicity of the time division multiplexing process of the cells input from each input port can be reduced to 1/2, and therefore the access speed to the buffer memory can be reduced to 1/2. As a result, the conventional shared memory type switching device can realize high speed and large capacity, which are systematically difficult in terms of access speed to the memory.

【００２６】《具体例２》 〈構成〉図２は、本発明の具体例２の共有メモリ形スイ
ッチ装置を示す構成図である。尚、本具体例において
も、入出力ポート数は８個として説明するが、同一の構
成要素が設けられた部分においては、一部省略して波線
（〜）で示している。<< Embodiment 2 >><Structure> FIG. 2 is a view showing the structure of a shared memory switch device according to Embodiment 2 of the present invention. In this specific example as well, the number of input / output ports will be described as eight, but the portions provided with the same components are partially omitted and shown by dashed lines (-).

【００２７】図の装置は、入力ポート２１−１〜２１−
８、速度変換部２２−１〜２２−８、出線番号抽出部２
３、書込アドレスレジスタ２４−１〜２４−８、選択／
分離部２５、バッファメモリ２６、アドレスメモリ２７
−１〜２７−８、空アドレスメモリ２８、多重部２９、
速度変換部３０−１〜３０−８、出力ポート３１−１〜
３１−８、制御部３２からなる。The apparatus shown in the figure has input ports 21-1 to 21-.
8, speed conversion units 22-1 to 22-8, outgoing line number extraction unit 2
3, write address registers 24-1 to 24-8, select /
Separation unit 25, buffer memory 26, address memory 27
-1 to 27-8, an empty address memory 28, a multiplexing unit 29,
Speed converters 30-1 to 30-8, output ports 31-1 to 31-8
31-8 and a control unit 32.

【００２８】入力ポート２１−１〜２１−８は、具体例
１と同様に、ＡＴＭセル信号が入力されるポートであ
る。速度変換部２２−１〜２２−８は、入力ポート２１
からのセル流の速度を変換するモジュールであり、例え
ば８ビットのデータを１６ビットにシリアル／パラレル
変換することによって、速度を低速化する機能を有して
いる。出線番号抽出部２３は、入力したＡＴＭセル信号
のヘッダ領域に記された出力ポート番号を認識し、この
出力ポート番号を選択／分離部２５に出力する機能を有
している。書込アドレスレジスタ２４−１〜２４−８
は、それぞれ入力ポート２１−１〜２１−８から入力さ
れたセルを、バッファメモリ２６への書き込むべきアド
レスが順次ストアされていくレジスタである。The input ports 21-1 to 21-8 are ports to which ATM cell signals are input, as in the first embodiment. The speed conversion units 22-1 to 22-8 have the input port 21.
It is a module for converting the speed of the cell flow from, and has the function of reducing the speed by converting, for example, 8-bit data to 16-bit serial / parallel. The outgoing line number extraction unit 23 has a function of recognizing the output port number written in the header area of the input ATM cell signal and outputting the output port number to the selection / separation unit 25. Write address registers 24-1 to 24-8
Is a register in which the addresses to be written in the buffer memory 26 are sequentially stored for the cells input from the input ports 21-1 to 21-8.

【００２９】選択／分離部２５は、書込アドレスレジス
タ２４−１〜２４−８にストアされたアドレスデータ
を、アドレスメモリ２７−１〜２７−８のいずれかに選
択出力する機能を有している。バッファメモリ２６は、
ＡＴＭセル信号を格納するバッファメモリであり、デー
タ書込ポート／書込アドレス用ポート（ＷＤ１／ＷＡ１
〜ＷＤ８／ＷＡ８）およびデータ読出ポート／読出アド
レス用ポート（ＲＤ１／ＲＡ１〜ＲＤ８／ＲＡ８）をそ
れぞれ８個有するマルチポートＲＡＭである。アドレス
メモリ２７−１〜２７−８は、バッファメモリ２６に格
納されたセルのアドレスを格納するためのアドレスメモ
リである。これらは、それぞれ出力ポート３１−１〜３
１−８に対応して、各々から出力されるべきセルのアド
レスが格納される。空アドレスメモリ２８は、バッファ
メモリ２６中の空きアドレスを格納するアドレスメモリ
である。多重部２９は、アドレスメモリ２７−１〜２７
−８から出力された使用済のアドレスデータを空アドレ
スメモリ２８に格納する機能を有している。速度変換部
３０−１〜３０−８は、速度変換部２２−１〜２２−８
とは逆の動作であるパラレル／シリアル変換を行い、バ
ッファメモリ２６からのセル速度を出力ポート３１のセ
ル速度に変換するために設けられている。出力ポート３
１−１〜３１−８は、具体例１と同様の出力ポートであ
る。また、制御部３２は、スイッチ装置として各部の制
御を司るものである。The selection / separation unit 25 has a function of selectively outputting the address data stored in the write address registers 24-1 to 24-8 to any of the address memories 27-1 to 27-8. There is. The buffer memory 26 is
A buffer memory for storing an ATM cell signal, and a data write port / write address port (WD1 / WA1
.About.WD8 / WA8) and eight data read ports / read address ports (RD1 / RA1 to RD8 / RA8), respectively. The address memories 27-1 to 27-8 are address memories for storing the addresses of the cells stored in the buffer memory 26. These are output ports 31-1 to 31-3, respectively.
Addresses of cells to be output from each are stored corresponding to 1-8. The vacant address memory 28 is an address memory that stores vacant addresses in the buffer memory 26. The multiplexing unit 29 includes address memories 27-1 to 27-27.
It has a function of storing the used address data output from -8 in the empty address memory 28. The speed conversion units 30-1 to 30-8 are the speed conversion units 22-1 to 22-8.
It is provided for performing parallel / serial conversion, which is the opposite operation to, and converting the cell speed from the buffer memory 26 into the cell speed of the output port 31. Output port 3
1-1 to 31-8 are output ports similar to those in the first specific example. In addition, the control unit 32 controls each unit as a switch device.

【００３０】〈動作〉入力ポート２１−１から入力した
ＡＴＭセルデータは、速度変換部２２−１にて所定のデ
ータ速度に低速化される。これは、一般的にＬＳＩ内部
においてはロジック部に比べてメモリ部の動作速度が低
くなるためである。従って、入力ポートにおけるＡＴＭ
セルデータのデータ速度がメモリの動作速度以下であれ
ば、必ずしもこれらの速度変換部２２−１〜２２−８は
必要ない。<Operation> The ATM cell data input from the input port 21-1 is slowed down to a predetermined data speed by the speed converter 22-1. This is because the operation speed of the memory unit is generally lower in the LSI than in the logic unit. Therefore, the ATM at the input port
If the data speed of the cell data is equal to or lower than the operation speed of the memory, these speed conversion units 22-1 to 22-8 are not always necessary.

【００３１】速度変換部２２−１から出力されたセル
は、書込アドレスレジスタ２４−１にストアされたバッ
ファメモリ２６上のアドレスに書き込まれる。同時に、
そのセルは出線番号抽出部２３にて出力ポート番号が認
識されており、書込アドレスレジスタ２４−１にストア
されていたアドレスデータは、選択／分離部２５にて対
応するアドレスメモリ２７−１〜２７−８のいずれかに
書き込まれる。例えば、そのセルの出力ポート番号が３
番であれば、そのアドレスデータはアドレスメモリ２７
−３（図では省略されている）に書き込まれる。The cell output from the speed conversion unit 22-1 is written in the address on the buffer memory 26 stored in the write address register 24-1. at the same time,
The output port number of the cell is recognized by the outgoing line number extraction unit 23, and the address data stored in the write address register 24-1 is stored in the address memory 27-1 corresponding to the selection / separation unit 25. To 27-8. For example, the output port number of the cell is 3
Address memory 27
-3 (not shown in the figure).

【００３２】以下、入力ポート２１−２〜２１−８から
入力したセルに対しても、同様な制御にてバッファメモ
リ２６に対して同一タイミングにて書込を行うことがで
きる。これはバッファメモリ２６として、入力ポート数
と同数の書込ポートを有するマルチポートＲＡＭを用い
たこと、および、同時に書き込む８個のアドレスが衝突
しないように制御されているためである。各入力ポート
２１−１〜２１−８から順次入力されるセルを書き込む
ために、書込アドレスレジスタ２４−１〜２４−８に
は、順次、空アドレスメモリ２８から新しいアドレスデ
ータが供給される。Thereafter, the cells input from the input ports 21-2 to 21-8 can be written in the buffer memory 26 at the same timing by the same control. This is because a multiport RAM having the same number of write ports as the number of input ports is used as the buffer memory 26, and it is controlled so that eight addresses to be simultaneously written do not collide. In order to write cells sequentially input from the input ports 21-1 to 21-8, new address data is sequentially supplied from the empty address memory 28 to the write address registers 24-1 to 24-8.

【００３３】このようにして、各入力ポート２１−１〜
２１−８から入力したセルはバッファメモリ２６に書き
込まれ、アドレスメモリ２７−１〜２７−８には、それ
ぞれ出力ポート３１−１〜３１−８から出力されるべき
セルのアドレスが格納される。尚、これら一連の動作
は、後述するセルの読出動作と同様に、制御部３２から
の制御によって実行される。In this way, each input port 21-1 to 21-1
The cells input from 21-8 are written in the buffer memory 26, and the addresses of the cells to be output from the output ports 31-1 to 31-8 are stored in the address memories 27-1 to 27-8, respectively. It should be noted that these series of operations are executed under the control of the control unit 32, similarly to the cell read operation described later.

【００３４】バッファメモリ２６からのセルの読み出し
は、アドレスメモリ２７−１〜２７−８内に格納された
アドレスデータを参照することによって行われる。即
ち、バッファメモリ２６のデータ読出ポートＲＤ１から
セルを読み出す場合は、アドレスメモリ２７−１に格納
されたアドレスデータの内、時間的に最も古いデータを
読み出し、そのデータをバッファメモリ２６の読出アド
レス用ポートＲＡ１へ読み出しアドレスとして指示す
る。また、データ読出ポートＲＤ２〜ＲＤ８についても
同様である。尚、この時、各アドレスメモリ２７−１〜
２７−８から読み出されたアドレスデータは、多重部２
９にて多重化された後、空アドレスメモリ２８へ戻さ
れ、再度、セルの書込アドレスとして使用される。Reading of cells from the buffer memory 26 is performed by referring to the address data stored in the address memories 27-1 to 27-8. That is, when reading a cell from the data read port RD1 of the buffer memory 26, the oldest data in time among the address data stored in the address memory 27-1 is read, and that data is used for the read address of the buffer memory 26. The port RA1 is instructed as a read address. The same applies to the data read ports RD2 to RD8. At this time, each address memory 27-1 to 27-1
The address data read from 27-8 is used by the multiplexing unit 2
After being multiplexed at 9, it is returned to the empty address memory 28 and used again as the write address of the cell.

【００３５】このようにして、バッファメモリ２６から
読み出された各セルは、速度変換部３０−１〜３０−８
にて所定のビット幅、速度に戻された後、各出力ポート
３１−１〜３１−８から出力され、いわゆるＡＴＭ（パ
ケット）スイッチとしての動作が実行される。In this way, the cells read from the buffer memory 26 are transferred to the speed converters 30-1 to 30-8.
After being returned to the predetermined bit width and speed at, the data is output from each of the output ports 31-1 to 31-8, and the operation as a so-called ATM (packet) switch is executed.

【００３６】尚、上記具体例２では、スイッチの入出力
ポート数を８としたが、それ以外の場合であっても同様
に適用可能である。即ち、入出力ポート数がＮの場合は
バッファメモリ２６の書込／読出ポート数をＮとし、必
要個数が入出力ポート数と一致する書込アドレスレジス
タ２４、アドレスメモリ２７、速度変換部２２，３０等
をＮ個配置することによって、同一の動作原理にて実現
することができる。In the second specific example, the number of input / output ports of the switch is set to 8, but the same can be applied to other cases. That is, when the number of input / output ports is N, the number of write / read ports of the buffer memory 26 is N, and the required number of write address registers 24, the address memory 27, the speed conversion unit 22, By arranging N 30 or the like, it is possible to realize the same operating principle.

【００３７】〈効果〉以上のように、上記具体例２によ
れば、共有メモリ形スイッチ装置のバッファメモリ２６
として、スイッチ装置の入出力ポートと同数の書込／読
出ポートを有するマルチポートＲＡＭを用いたため、セ
ルの多重／分離処理が不要となり、入出力ポート数を増
加させた場合でも、バッファメモリ２６へのアクセス速
度は増加させる必要がない。このため、共有メモリ形ス
イッチ装置における高速、大容量化の実現を一層期待す
ることができる。<Effect> As described above, according to the second specific example, the buffer memory 26 of the shared memory switch device is provided.
Since a multiport RAM having the same number of write / read ports as the input / output ports of the switch device is used, cell multiplexing / demultiplexing processing is unnecessary, and even when the number of input / output ports is increased, the buffer memory 26 is stored. Access speed does not need to be increased. For this reason, it is possible to further expect the realization of high speed and large capacity in the shared memory type switch device.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の共有メモリ形スイッチ装置の具体例１
の構成図である。FIG. 1 is a specific example 1 of a shared memory type switching device of the present invention.
FIG.

【図２】本発明の共有メモリ形スイッチ装置の具体例２
の構成図である。FIG. 2 is a specific example 2 of the shared memory type switching device of the present invention.
FIG.

【符号の説明】[Explanation of symbols]

１−１〜１−８，２１−１〜２１−８ 入力ポート ２，３ セル多重部 ４，５，２４−１〜２４−８ 書込アドレスレジスタ ６，２３ 出線番号抽出部 ７ アドレス多重分離部 ８，２７−１〜２７−８ アドレスメモリ ９，２６ バッファメモリ １０，１１ アドレス多重部 １２ 使用済アドレス多重部 １３，２８ 空アドレスメモリ １４，１５ セル分離部 １７−１〜１７−８，３１−１〜３１−８ 出力ポート ２５ 選択／分離部 ２９ 多重部 1-1 to 1-8, 21-1 to 21-8 Input port 2,3 Cell multiplexing unit 4,5,24-1 to 24-8 Write address register 6,23 Outgoing line number extracting unit 7 Address demultiplexing Part 8, 27-1 to 27-8 Address memory 9, 26 Buffer memory 10, 11 Address multiplex unit 12 Used address multiplex unit 13, 28 Empty address memory 14, 15 Cell separation unit 17-1 to 17-8, 31 -1 to 31-8 Output port 25 Selection / separation unit 29 Multiplexing unit

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 複数の書込／読出ポートを有し、複数の
書込ポートに同時に書込可能で、かつ、複数の読出ポー
トから同時に読出可能なバッファメモリと、 前記バッファメモリにおいて、書込可能なアドレスのデ
ータを格納する空アドレスメモリと、 前記バッファメモリの書込ポート数と同数設けられ、そ
れぞれが複数の入力ポートからのセルデータを多重化し
て前記バッファメモリに出力するセル多重部と、 前記各セル多重部から出力されるセルデータを前記バッ
ファメモリに書き込むための書込アドレスを、前記空ア
ドレスメモリのデータから選択して保持する書込アドレ
スレジスタと、 出力ポートと同数設けられ、前記バッファメモリに書き
込まれたセルデータのアドレスを、当該出力ポートに対
応して格納するアドレスメモリと、 前記書込アドレスレジスタに保持されているアドレス
を、対応する前記アドレスメモリに書き込むアドレス多
重分離部と、 前記アドレスメモリから出力されたアドレスを多重化
し、前記バッファメモリからの読出アドレスとして出力
するアドレス多重部と、 前記アドレス多重部から出力されたアドレスのデータを
使用済アドレスとして前記空アドレスメモリに格納する
使用済アドレス多重部とを備えたことを特徴とする共有
メモリ形スイッチ装置。1. A buffer memory having a plurality of write / read ports, capable of simultaneously writing to a plurality of write ports, and simultaneously readable from a plurality of read ports; An empty address memory for storing data of possible addresses, and a cell multiplexing unit which is provided in the same number as the number of write ports of the buffer memory and which multiplexes cell data from a plurality of input ports and outputs the multiplexed cell data to the buffer memory. A write address register for selecting and holding a write address for writing the cell data output from each of the cell multiplexers into the buffer memory, the write address register having the same number as the output port, An address memory that stores the address of the cell data written in the buffer memory in association with the output port, An address demultiplexing unit that writes the address held in the write address register to the corresponding address memory and an address demultiplexer that multiplexes the address output from the address memory and outputs the read address from the buffer memory. And a used address multiplex unit that stores the data of the address output from the address multiplex unit in the empty address memory as a used address, the shared memory type switch device. 【請求項２】 入出力ポート数と同数の書込／読出ポー
トを有し、複数の書込ポートで同時に書込可能で、か
つ、複数の読出ポートで同時に読出可能なバッファメモ
リと、 前記バッファメモリにおいて、書込可能なアドレスのデ
ータを格納する空アドレスメモリと、 前記入力ポートからのセルデータが目指す出力ポート番
号を抽出する出線番号抽出部と、 前記入力ポートと同数設けられ、入力されたセルデータ
を、前記バッファメモリに書き込むための書込アドレス
を、前記空アドレスメモリのデータから選択して保持す
る書込アドレスレジスタと、 前記出力ポートと同数設けられ、前記バッファメモリに
書き込まれたセルデータのアドレスを前記出力ポートに
対応させて格納するアドレスメモリと、 前記出線番号抽出部で抽出された出力ポート番号に基づ
き、前記書込アドレスレジスタに保持されているアドレ
スを、対応する前記アドレスメモリに書き込む選択／分
離部と、 前記アドレスメモリから出力されたアドレスを、多重化
して前記空アドレスメモリに格納する多重部とを備えた
ことを特徴とする共有メモリ形スイッチ装置。2. A buffer memory having the same number of write / read ports as the number of input / output ports, simultaneously writable by a plurality of write ports, and simultaneously readable by a plurality of read ports; In the memory, an empty address memory for storing writable address data, an output line number extraction unit for extracting an output port number targeted by the cell data from the input port, and the same number as the input ports are provided and input. And write address registers for selecting and holding a write address for writing the cell data in the buffer memory from the data in the empty address memory, and the same number as the output ports are provided and written in the buffer memory. An address memory for storing an address of cell data in association with the output port, and an output extracted by the output line number extraction unit A selection / separation unit that writes the address held in the write address register to the corresponding address memory based on the address number, and the address output from the address memory is multiplexed into the empty address memory. A shared memory type switching device comprising a multiplexing unit for storing.