JPS59144175A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS59144175A JPS59144175A JP1942283A JP1942283A JPS59144175A JP S59144175 A JPS59144175 A JP S59144175A JP 1942283 A JP1942283 A JP 1942283A JP 1942283 A JP1942283 A JP 1942283A JP S59144175 A JPS59144175 A JP S59144175A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電界効果トランジスタの製造方法に係り、特
に改良された絶縁ゲート形電界効果トランジスタの製造
方法に関するものである。
に改良された絶縁ゲート形電界効果トランジスタの製造
方法に関するものである。
第１図は従来の絶縁ゲート形電界効果トランジスタ（Ｍ
工５ＦＥＴ）の構造を示す断面図で、ｔ１＋はシリコン
基板、（２）はシリコン基板（１）を熱酸化して作られ
たフィールド酸化膜、（３）はシリコン基板（１］を熱
酸化して作られたゲート酸化膜、（４）はゲート酸化膜
（３）上にデポジションして作られたゲート用ポリシリ
コン、（５ａ）はシリコン基板＋１］に垂直に近い角度
で注入する不純物ドープ用高濃度イオン、（６）はゲー
ト用ポリシリコン（４）をマスクにし、高濃度イオン（
５ａ）の注入によって作られたＭ工ＥＩＦＥＴのソース
、（７ａ）はソース（６）と同様にして作られたドレイ
ンである。
工５ＦＥＴ）の構造を示す断面図で、ｔ１＋はシリコン
基板、（２）はシリコン基板（１）を熱酸化して作られ
たフィールド酸化膜、（３）はシリコン基板（１］を熱
酸化して作られたゲート酸化膜、（４）はゲート酸化膜
（３）上にデポジションして作られたゲート用ポリシリ
コン、（５ａ）はシリコン基板＋１］に垂直に近い角度
で注入する不純物ドープ用高濃度イオン、（６）はゲー
ト用ポリシリコン（４）をマスクにし、高濃度イオン（
５ａ）の注入によって作られたＭ工ＥＩＦＥＴのソース
、（７ａ）はソース（６）と同様にして作られたドレイ
ンである。
この従来のＭ工５ＦＥＴでは、イオン（５ａ）の注入面
積密度が１０ ａｍ の程度であり、イオン（５ａ）
はゲート用ポリシリコン（４）をマスクとして注入され
るので、ソース（６）を零電位にし、ドレイン（７ａ）
がｎ形のときは正電位を、ｐ形のときは負電位をそのド
レイン（７ａ）に印加すると、ゲート酸化膜（３）の下
のドレイン（７ａ）の近傍のチャネル領域で空乏層が広
がり、ソース（６）とドレイン（７ａ）との間の電位差
の大部分はこの空乏層にかかる。
積密度が１０ ａｍ の程度であり、イオン（５ａ）
はゲート用ポリシリコン（４）をマスクとして注入され
るので、ソース（６）を零電位にし、ドレイン（７ａ）
がｎ形のときは正電位を、ｐ形のときは負電位をそのド
レイン（７ａ）に印加すると、ゲート酸化膜（３）の下
のドレイン（７ａ）の近傍のチャネル領域で空乏層が広
がり、ソース（６）とドレイン（７ａ）との間の電位差
の大部分はこの空乏層にかかる。
通常のＭ工Ｓ Ｆ Ｋ’Ｔの場合、この空乏層のアノ（
ランシ開始電界によって、ソース（６）とドレイン（７
ａ）との間の耐圧かきまる。また、短チヤネル化された
Ｍ工５ＦＥＴではパンチスルーによっても耐圧がきまる
。一方、上記空乏層内の電界で加速された電子をホット
エレクトロンというが、このホットエレクトロンはゲー
ト酸化膜（３）に衝突して、電子が注入される。このよ
うにしてゲート酸化膜（３）が帯電することがあり、チ
ャネル長が短いほどノ、また、ソース（６）とドレイン
（７ａ）との間の電位差が大きいほど起りやすい。
ランシ開始電界によって、ソース（６）とドレイン（７
ａ）との間の耐圧かきまる。また、短チヤネル化された
Ｍ工５ＦＥＴではパンチスルーによっても耐圧がきまる
。一方、上記空乏層内の電界で加速された電子をホット
エレクトロンというが、このホットエレクトロンはゲー
ト酸化膜（３）に衝突して、電子が注入される。このよ
うにしてゲート酸化膜（３）が帯電することがあり、チ
ャネル長が短いほどノ、また、ソース（６）とドレイン
（７ａ）との間の電位差が大きいほど起りやすい。
従来のＭ工５ＦＥＴは以上のような特性を有するので、
これを集積回路化して、集積度を向上させるために、短
チヤネル化を行なった場合、ソース（６）、ドレイン（
７ａ）間の耐圧が低下するとともに、使用中にゲートし
きい値電圧が変動し、集積回路の誤動作が発生するなど
の欠点があった。
これを集積回路化して、集積度を向上させるために、短
チヤネル化を行なった場合、ソース（６）、ドレイン（
７ａ）間の耐圧が低下するとともに、使用中にゲートし
きい値電圧が変動し、集積回路の誤動作が発生するなど
の欠点があった。
これらの原因は、ゲート酸化膜（３）の下で、ソース（
６）、ドレイン（７ａ）間の電位差のすべてを吸収する
ので耐圧が低下し、また、上述の理由によって、最も強
電界の領域がゲート酸化膜（３）の下にあるので、ここ
で加速された電子、すなわちホットエレクトロンがゲー
ト酸化膜（３）に注入されるからである。
６）、ドレイン（７ａ）間の電位差のすべてを吸収する
ので耐圧が低下し、また、上述の理由によって、最も強
電界の領域がゲート酸化膜（３）の下にあるので、ここ
で加速された電子、すなわちホットエレクトロンがゲー
ト酸化膜（３）に注入されるからである。
この発明は以上のような点に鑑みてなされたもので、上
述の強電界領域をゲート酸化膜の下から追い出し、ゲー
ト酸化膜のドレイン側の端から所定距離の間を低不純物
濃度ドレイン領域として、上記従来例の欠点を除去した
電界効果トランジスタを得るための簡便な新規な方法を
提供するものである。
述の強電界領域をゲート酸化膜の下から追い出し、ゲー
ト酸化膜のドレイン側の端から所定距離の間を低不純物
濃度ドレイン領域として、上記従来例の欠点を除去した
電界効果トランジスタを得るための簡便な新規な方法を
提供するものである。
第２図Ａ、Ｂはこの発明の一実施例を説明するための主
要段階での状態を示す断面図で、第１図と同一符号は同
等部分を示す。この実施例ではソース、ドレインの形成
段階より以前の工程は従来の方法と全く同一である。さ
て、次に高濃度イオン（５ｂ）を注入してソース（６）
およびドレイン（７ｂ）を形成するのであるか、このと
き高濃度イオン（５ｂ）は第２図Ａに示すように、斜め
方向から注入し、ゲート用ポリシリコンの影がドレイン
形成領域の一部に出来るようにする。これによってソー
ス（６）と、上記形にならなかった部分に高不純物濃度
ドレイン部（７ｂ）とができる。つづいて、第２図Ｂに
示すように、シリコン基板（１）に垂直な方向から低濃
度イオン（８）を注入して、第２図Ａの段階でイオン注
入が行なわれなかった部分に低不純物濃度ドレイン部（
９）を形成する。高不純物濃度ドレイン部（７ｂ）のイ
オン（５ｂ）の注入面密度は１０〜１０ ａｍ 程度で
あり、低不純物濃度ドレイン部（９）のイオン（８）の
注入面密度は１０−１０ ｃｍ 程度である。また通
常、ゲート酸化膜（３）の下のチャネルドープはゲート
酸化膜（３）の膜厚が４００人のとき１０１１〜１０
ａｍ ｇ度である。
要段階での状態を示す断面図で、第１図と同一符号は同
等部分を示す。この実施例ではソース、ドレインの形成
段階より以前の工程は従来の方法と全く同一である。さ
て、次に高濃度イオン（５ｂ）を注入してソース（６）
およびドレイン（７ｂ）を形成するのであるか、このと
き高濃度イオン（５ｂ）は第２図Ａに示すように、斜め
方向から注入し、ゲート用ポリシリコンの影がドレイン
形成領域の一部に出来るようにする。これによってソー
ス（６）と、上記形にならなかった部分に高不純物濃度
ドレイン部（７ｂ）とができる。つづいて、第２図Ｂに
示すように、シリコン基板（１）に垂直な方向から低濃
度イオン（８）を注入して、第２図Ａの段階でイオン注
入が行なわれなかった部分に低不純物濃度ドレイン部（
９）を形成する。高不純物濃度ドレイン部（７ｂ）のイ
オン（５ｂ）の注入面密度は１０〜１０ ａｍ 程度で
あり、低不純物濃度ドレイン部（９）のイオン（８）の
注入面密度は１０−１０ ｃｍ 程度である。また通
常、ゲート酸化膜（３）の下のチャネルドープはゲート
酸化膜（３）の膜厚が４００人のとき１０１１〜１０
ａｍ ｇ度である。
なお、高疫度イオンの斜め方向の注入はチャネリングを
避けるために、基板（１）の（１００）面、 （１１
０）面もしくは（１１１）面に千行捷たけこれと８以内
の傾きの方向以外の方向から注入する必璧がある。
避けるために、基板（１）の（１００）面、 （１１
０）面もしくは（１１１）面に千行捷たけこれと８以内
の傾きの方向以外の方向から注入する必璧がある。
以上のような構成にしたとき、ドレイン（７ｂ）の電位
か上昇するにしたがって空乏層の広がりは、上記低不純
物濃度ドレイン部（９）の方向に広がり、ゲート酸化膜
（３）の下のチャネル部にはほとんど広がらない。その
ごとによりＭＩＳＦＥＴの特性が悪くはならない。甘ず
、第１点として低不純物濃度ドレイン部（９）が、ドレ
イン（７ｂ）とゲート酸化膜（３）の下のチャネル部と
の間に入った直列抵抗を形成し、１１４工５ＦＥＴの特
性が悪くならないかという点については、Ｍ工ＥＩＦＦ
ｉＴのリニヤ領域におけるＭＩＳＦＥＴの本来の抵抗値
に比べ十分小さしλ抵抗値に低不純物濃度ドレイン部（
９）の濃度が設定できる範囲であるので、上記の点は問
題にならなし）。
か上昇するにしたがって空乏層の広がりは、上記低不純
物濃度ドレイン部（９）の方向に広がり、ゲート酸化膜
（３）の下のチャネル部にはほとんど広がらない。その
ごとによりＭＩＳＦＥＴの特性が悪くはならない。甘ず
、第１点として低不純物濃度ドレイン部（９）が、ドレ
イン（７ｂ）とゲート酸化膜（３）の下のチャネル部と
の間に入った直列抵抗を形成し、１１４工５ＦＥＴの特
性が悪くならないかという点については、Ｍ工ＥＩＦＦ
ｉＴのリニヤ領域におけるＭＩＳＦＥＴの本来の抵抗値
に比べ十分小さしλ抵抗値に低不純物濃度ドレイン部（
９）の濃度が設定できる範囲であるので、上記の点は問
題にならなし）。
第２点は低不純物濃度ドレイン部（９）に空乏層が広が
るので、実質的Ｇこゲート長が長くなってＭＩＳＦＥＴ
特性か悪くならないかという点である０−！ず、リニア
領域すなわちドレイン（７ｂ）の電位が高くないとき、
低不純物濃度ドレイン部（９）には空乏層が発生してい
ないので上記第１の点より、従来の低不純物濃度ドレイ
ン部（９）のないＭＩＳＦＥＴとまったく同じ状態であ
り、ドレイン電流にも差がない。一方飽和領域ではドレ
イン電流は従来も、本発明になるＭＩＳＦＥＴもドレイ
ン電圧を変えても一定でありリニヤ領域に接続されてい
るので値も互いに等しいはずである。したがって、ドレ
イン電圧−電流特性は従来のＭ工ＥＥＦＥＴと本発明に
なるＭ工１１！ｔＦＥＴとの間で差がないことは明らか
である０ タタシ、ソース（６）とドレイン（７ｂ）とを入れ替え
て動作させたとき、すなわちドレイン（７ｂ）をソース
として用い、ソース（６）をドレインとして用いたとき
、キャリヤの注入効率の低下にょ９従来のＭＩＳＦＥＴ
よりもドレイン電流値が小さくなるのは明らかであり、
実際にそのようになる。
るので、実質的Ｇこゲート長が長くなってＭＩＳＦＥＴ
特性か悪くならないかという点である０−！ず、リニア
領域すなわちドレイン（７ｂ）の電位が高くないとき、
低不純物濃度ドレイン部（９）には空乏層が発生してい
ないので上記第１の点より、従来の低不純物濃度ドレイ
ン部（９）のないＭＩＳＦＥＴとまったく同じ状態であ
り、ドレイン電流にも差がない。一方飽和領域ではドレ
イン電流は従来も、本発明になるＭＩＳＦＥＴもドレイ
ン電圧を変えても一定でありリニヤ領域に接続されてい
るので値も互いに等しいはずである。したがって、ドレ
イン電圧−電流特性は従来のＭ工ＥＥＦＥＴと本発明に
なるＭ工１１！ｔＦＥＴとの間で差がないことは明らか
である０ タタシ、ソース（６）とドレイン（７ｂ）とを入れ替え
て動作させたとき、すなわちドレイン（７ｂ）をソース
として用い、ソース（６）をドレインとして用いたとき
、キャリヤの注入効率の低下にょ９従来のＭＩＳＦＥＴ
よりもドレイン電流値が小さくなるのは明らかであり、
実際にそのようになる。
しかし、正常に動作させたとき前記のように電流値は変
らず、さらに次の３点のより秀れた特性がある。第１点
は、ソース（６）とドレイン（７ｂ）との間の耐圧の向
上である。将来集積回路の集積度を向上させるため、ゲ
ート長を短かくした場合、特に、１μｍ以下になった場
合、従来のＭ Ｉ Ｓ Ｆ Ｋ Ｔではソース・ドレイ
ン間耐圧が５ボルト近くなる可能性がある。そのため電
源電圧を低下しなければならす、それは、すなわち演算
スピードの低下につながるので、出来るだけさけるべき
である。本発明になるものでは空乏層は低不純物濃度ド
レイン部（９）の方に王に広がり、ゲート酸化膜（３）
の下のチャネル部にも少し広がることを考えれば耐圧は
向上し、１μｍ以下のゲート長でも５■のソース・ドレ
イン耐圧は十分越せるはずである。第２点は上記第１点
と同じ理由により、ゲート酸化膜（３）の下のドレイン
側の端のチャネル部の電位かドレイン（′７ｂ）の電位
に比べ十分小さいので、ゲート用ポリシリコン（４）と
ドレイン（７ｂ）との間の静電容量が従来Ｍ工５ＦＥＴ
に比べ、本発明になるＭＩＳＦＥＴの方がはるかに小さ
いことであり、それは、演舞−スピードの向上につなが
る。
らず、さらに次の３点のより秀れた特性がある。第１点
は、ソース（６）とドレイン（７ｂ）との間の耐圧の向
上である。将来集積回路の集積度を向上させるため、ゲ
ート長を短かくした場合、特に、１μｍ以下になった場
合、従来のＭ Ｉ Ｓ Ｆ Ｋ Ｔではソース・ドレイ
ン間耐圧が５ボルト近くなる可能性がある。そのため電
源電圧を低下しなければならす、それは、すなわち演算
スピードの低下につながるので、出来るだけさけるべき
である。本発明になるものでは空乏層は低不純物濃度ド
レイン部（９）の方に王に広がり、ゲート酸化膜（３）
の下のチャネル部にも少し広がることを考えれば耐圧は
向上し、１μｍ以下のゲート長でも５■のソース・ドレ
イン耐圧は十分越せるはずである。第２点は上記第１点
と同じ理由により、ゲート酸化膜（３）の下のドレイン
側の端のチャネル部の電位かドレイン（′７ｂ）の電位
に比べ十分小さいので、ゲート用ポリシリコン（４）と
ドレイン（７ｂ）との間の静電容量が従来Ｍ工５ＦＥＴ
に比べ、本発明になるＭＩＳＦＥＴの方がはるかに小さ
いことであり、それは、演舞−スピードの向上につなが
る。
第３点は上記第１点と同じ理由により、チャネル部から
の電子の加速する場所が、従来のＭＩＳＦＥＴのよ−う
にチャネル部でなく、低不純物濃度ドレイン部（９）で
あり、そこで加速された電子はゲート酸化膜（３）には
入らないのでゲート酸化膜（３）は帯電することがなく
、シたがって、従来のＭ １８７ ＢＴのように使用中
にしきい値電位が変動してトランジスタ特性の変わると
いう欠点がなくなった点である。
の電子の加速する場所が、従来のＭＩＳＦＥＴのよ−う
にチャネル部でなく、低不純物濃度ドレイン部（９）で
あり、そこで加速された電子はゲート酸化膜（３）には
入らないのでゲート酸化膜（３）は帯電することがなく
、シたがって、従来のＭ １８７ ＢＴのように使用中
にしきい値電位が変動してトランジスタ特性の変わると
いう欠点がなくなった点である。
なお、上記実施例では、ゲート用ポリシリコン（４）上
にレジストのない状態で斜入射高濃度イオン（５ｂ）の
注入を行なったが、第３図に示すように、ゲート用レジ
スト（ｌＯ）をマスクにしてゲート用ボリシリコン（４
）を異方性エツチングし、ゲート用しジメ） （１０）
を残した壕ま斜入射高濃度イオン（５ｂ）の注入を行な
えば、影の長さが長くなるので容易に低濃度ドレイン部
（９）が作れるので、上記実施例と同様の効果を奏する
ことができる。また、更に他の実施例として、一つの基
板＋１を内にソース（６）、ドレイン（７ｂ）の方向か
異なるＭ工５ＦＥＴがあるとき、他のレジストマス〉を
用いて、方向の異なるＭ工５ＦＥＴを覆いながら、すべ
ての基板（１）内のＭ工５ＦＥＴに同様の斜入射高皺度
イオン（５ｂ）の注入を行ない、すべてのＭ工５ＦＥＴ
に上記実施例と同様の効果をもたせることができる。
にレジストのない状態で斜入射高濃度イオン（５ｂ）の
注入を行なったが、第３図に示すように、ゲート用レジ
スト（ｌＯ）をマスクにしてゲート用ボリシリコン（４
）を異方性エツチングし、ゲート用しジメ） （１０）
を残した壕ま斜入射高濃度イオン（５ｂ）の注入を行な
えば、影の長さが長くなるので容易に低濃度ドレイン部
（９）が作れるので、上記実施例と同様の効果を奏する
ことができる。また、更に他の実施例として、一つの基
板＋１を内にソース（６）、ドレイン（７ｂ）の方向か
異なるＭ工５ＦＥＴがあるとき、他のレジストマス〉を
用いて、方向の異なるＭ工５ＦＥＴを覆いながら、すべ
ての基板（１）内のＭ工５ＦＥＴに同様の斜入射高皺度
イオン（５ｂ）の注入を行ない、すべてのＭ工５ＦＥＴ
に上記実施例と同様の効果をもたせることができる。
以上詳述したように、この発明ではゲート絶縁形電界効
果トランジスタの製造に当って、半導体基板上のゲート
酸化膜とその上に形成されたホリシリコンなどからなる
ゲート電極とを有するゲート構成体をマスクとして半導
体基板にイオンを注入して自己整合的にソースおよびド
レインを形成する際に、高濃度イオンを基板表面に対し
て斜め方向から注入して、ドレインとゲート領域との間
に上記ゲート構成体の影になって高濃度イオンの注入さ
れない部分をつくり、この部分を低濃度のイオンの基板
表面に垂直な方向からの注入によって低濃度不純物で埋
めることによって、ゲート領域のドレイン側の端から所
定距離の間を低不純物濃度ドレイン領域としたので、ソ
ース・ドレイン間耐圧が大きく、ホットエレクトロンに
よる特性の変動がなく、シかもドレインとゲート電極と
の間の静電容量も小さい、すぐれた絶縁ゲート形電界効
果トランジスタが容易に得られる。
果トランジスタの製造に当って、半導体基板上のゲート
酸化膜とその上に形成されたホリシリコンなどからなる
ゲート電極とを有するゲート構成体をマスクとして半導
体基板にイオンを注入して自己整合的にソースおよびド
レインを形成する際に、高濃度イオンを基板表面に対し
て斜め方向から注入して、ドレインとゲート領域との間
に上記ゲート構成体の影になって高濃度イオンの注入さ
れない部分をつくり、この部分を低濃度のイオンの基板
表面に垂直な方向からの注入によって低濃度不純物で埋
めることによって、ゲート領域のドレイン側の端から所
定距離の間を低不純物濃度ドレイン領域としたので、ソ
ース・ドレイン間耐圧が大きく、ホットエレクトロンに
よる特性の変動がなく、シかもドレインとゲート電極と
の間の静電容量も小さい、すぐれた絶縁ゲート形電界効
果トランジスタが容易に得られる。
第１図は従来のシリコンゲートＭ工５ＦＦＩＩＴの構成
を示す断面図、第２図はこの発明の一実施例を説明する
ための主要段階における状態を示す断面図、第３図はこ
の発明の他の実施例における高濃度イオンの斜入射注入
状況を示す断面図である。 図において、（１）は半導体基板、（３）はゲート絶縁
膜、（４）はゲート電極、（５ｂ）は高濃度イオン、（
６）はソース、（’７ｂ）は高不純物濃度ドレイン部分
、（８）は低濃度イオン、（９）は低不純物濃度ドレイ
ン部分である。 なお、図中同一符号は同一または相当部分を示す０ 代理人 葛 野 信 −（外１名）子 続 補
正 書（自発） 特許庁長官殿 １ 事件の表示 特願昭 ５８−１９４２２号３、
補正をする者 代表者片山仁へ部 三菱電機株式会社内 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書の第４頁第１８〜２０行に「電子をホット
エレクトロンというが、この−一一一一一一注入される
。」とあるのを「電子並びにその電子の格子散乱された
もの及びその電子により励起された２次電子はホットエ
レクトロンとなり、その一部はドレイン（７ａ）近傍の
ゲート酸化膜（３）に衝突し、その衝突した電子の一部
はゲート酸化膜（３）の内部で捕獲される。これをホッ
トエレクトロン現象と呼ぶ。」と訂正する。 （２）同、第５頁第１４行及び第１０頁第１１行に「加
速された電子」とあるのをいずれも「加速及び励起され
た電子」と訂正する。 以上
を示す断面図、第２図はこの発明の一実施例を説明する
ための主要段階における状態を示す断面図、第３図はこ
の発明の他の実施例における高濃度イオンの斜入射注入
状況を示す断面図である。 図において、（１）は半導体基板、（３）はゲート絶縁
膜、（４）はゲート電極、（５ｂ）は高濃度イオン、（
６）はソース、（’７ｂ）は高不純物濃度ドレイン部分
、（８）は低濃度イオン、（９）は低不純物濃度ドレイ
ン部分である。 なお、図中同一符号は同一または相当部分を示す０ 代理人 葛 野 信 −（外１名）子 続 補
正 書（自発） 特許庁長官殿 １ 事件の表示 特願昭 ５８−１９４２２号３、
補正をする者 代表者片山仁へ部 三菱電機株式会社内 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書の第４頁第１８〜２０行に「電子をホット
エレクトロンというが、この−一一一一一一注入される
。」とあるのを「電子並びにその電子の格子散乱された
もの及びその電子により励起された２次電子はホットエ
レクトロンとなり、その一部はドレイン（７ａ）近傍の
ゲート酸化膜（３）に衝突し、その衝突した電子の一部
はゲート酸化膜（３）の内部で捕獲される。これをホッ
トエレクトロン現象と呼ぶ。」と訂正する。 （２）同、第５頁第１４行及び第１０頁第１１行に「加
速された電子」とあるのをいずれも「加速及び励起され
た電子」と訂正する。 以上
Claims (1)
- 【特許請求の範囲】 ＋１） 半導体基板のゲート領域とすべ色部分の表面
上にゲート絶縁膜とこのゲート絶縁膜の上のポリシリコ
ンなどからなるゲート電極とを有するゲート構成体を形
成し、このゲート構成体をマスクトシてイオン注入を施
してソースおよびドレインを自己整合的に形成する電界
効果トランジスタの製造方法において、高濃度のイオン
を上記半導体基板の表面に対して斜め方向から注入して
ソースと高不純物濃度ドレイン部分とを形成するととも
に上記ゲート領域と上記高不純物濃度ドレイン部分との
間に上記高濃度イオンの注入されない領域を形成する工
程、および少なくとも上記高濃度イオンが注入されない
領域に低濃度のイオンを注入して低不純物濃度ドレイン
部分を形成する工程を有することを特徴とする電界効果
トランジスタの製造方法。 （２）低濃度のイオンの注入を半導体基板の表面に対し
て垂直な方向から行なうことを特徴とする特許請求の範
囲第１項記載の電界効果トランジスタの製造方法。 （３）高濃度イオンの注入の後に低ｆｌｋ度イオンの注
入を行なうことを特徴とする特許請求の範囲第１項また
は第２項記載の電界効果トランジスタの製造方法。 （４）低濃度イオンの注入の後に高濃度イオンの注入を
行なうことを特徴とする特許請求の範囲第１項または第
２項記載の電界効果トランジスタの製造方法。 （５） 高濃腿イオンの注入を半導体基板の（１００
）面。 （１１０）面もしくは（１１工）面に平行またはこれと
５゜以内の傾きの方向以外の方向から行なうことを特徴
とする特許請求の範囲第１項ないし第４項のいずれかＧ
こ記載の電界効果トランジスタの製造方法。 （６） 同一の半導体基板内にソース・ドレイン方向
の互いに異なる第１および第２の電界効果トランジスタ
を形成する除に、一方の箪界効釆トランジスタについて
高濃度イオン注入を行なうときには他方の電界効果トラ
ンジスタの形成領域をレジスト材で覆うことを特徴とす
る特許請求の範囲第１項ないし第５項のいずれかに記載
の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1942283A JPS59144175A (ja) | 1983-02-07 | 1983-02-07 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1942283A JPS59144175A (ja) | 1983-02-07 | 1983-02-07 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59144175A true JPS59144175A (ja) | 1984-08-18 |
Family
ID=11998823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1942283A Pending JPS59144175A (ja) | 1983-02-07 | 1983-02-07 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59144175A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1983
- 1983-02-07 JP JP1942283A patent/JPS59144175A/ja active Pending
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