JPS59129975A - Vtr編集装置の調相制御方式 - Google Patents
Vtr編集装置の調相制御方式Info
- Publication number
- JPS59129975A JPS59129975A JP58003371A JP337183A JPS59129975A JP S59129975 A JPS59129975 A JP S59129975A JP 58003371 A JP58003371 A JP 58003371A JP 337183 A JP337183 A JP 337183A JP S59129975 A JPS59129975 A JP S59129975A
- Authority
- JP
- Japan
- Prior art keywords
- vtr
- signal
- circuit
- amount
- reference time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/02—Editing, e.g. varying the order of information signals recorded on, or reproduced from, record carriers
- G11B27/022—Electronic editing of analogue information signals, e.g. audio or video signals
- G11B27/028—Electronic editing of analogue information signals, e.g. audio or video signals with computer assistance
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Management Or Editing Of Information On Record Carriers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、VTR編集装置における調和制御方式に関す
るものである。
るものである。
VTR編集装置においては2編集精度を高めるためにV
TRに対して調和制御を行なっている。
TRに対して調和制御を行なっている。
この調和制御とは、再生VTRと記録VTRとが。
同一タイミングで編集開始点に入れるように編集装置か
らVTRのテープ速度制御を行なうことである。VTR
精密編集においては、±0フレームの編集精度が要求さ
れており、この精度を得るには、調和制御は不可欠であ
る。
らVTRのテープ速度制御を行なうことである。VTR
精密編集においては、±0フレームの編集精度が要求さ
れており、この精度を得るには、調和制御は不可欠であ
る。
従来の調和制御方式について第1図と第2図を用いて説
明する。第1図は、従来の調相方式の回路構成を示した
図で再生VTR1台、記録VTR1台の場合で、再生系
、記録系ともに機器構成は同じである。この動作は、V
TRIがらのタイムコード出力を、タイムコードリーダ
2で読み取り4ビツトのタイムデータに変換し、VTR
インタフェース装置3に送る。VTRインタフェース装
置3は、マイクロコンピュータ等で構成したVTRイン
テリジェントインタフェース装置でタイムコードリーダ
2及びメインコンビーータ(以下上CPUと略す)4と
のインタフェースをとって、タイムコードの読み取り処
理やVTRIの各種制御を行なう機能を有している。主
CPU4は、再生、記録VTRのタイムコードデータを
人力して編集開始点までの夫々のプリロール値を演算し
て求め、その比較を行ない調和制御出力を得て再生VT
Rのテープ速度を制御して調相を行なっている。次に第
2図で調和制御時のVTR動作を説明する。第2図にお
いて(a)は和牛VTR系、(b)は記録 VTR系の
動作を示す。p、 l p2+ P3は再生VTRの編
集開始点Pl+編集終了点P2+サーチ点P3を示す。
明する。第1図は、従来の調相方式の回路構成を示した
図で再生VTR1台、記録VTR1台の場合で、再生系
、記録系ともに機器構成は同じである。この動作は、V
TRIがらのタイムコード出力を、タイムコードリーダ
2で読み取り4ビツトのタイムデータに変換し、VTR
インタフェース装置3に送る。VTRインタフェース装
置3は、マイクロコンピュータ等で構成したVTRイン
テリジェントインタフェース装置でタイムコードリーダ
2及びメインコンビーータ(以下上CPUと略す)4と
のインタフェースをとって、タイムコードの読み取り処
理やVTRIの各種制御を行なう機能を有している。主
CPU4は、再生、記録VTRのタイムコードデータを
人力して編集開始点までの夫々のプリロール値を演算し
て求め、その比較を行ない調和制御出力を得て再生VT
Rのテープ速度を制御して調相を行なっている。次に第
2図で調和制御時のVTR動作を説明する。第2図にお
いて(a)は和牛VTR系、(b)は記録 VTR系の
動作を示す。p、 l p2+ P3は再生VTRの編
集開始点Pl+編集終了点P2+サーチ点P3を示す。
又P4. + P!t + poは、記録VTRの編集
開始点P4+編集終了点P5+ サーチ点P6である。
開始点P4+編集終了点P5+ サーチ点P6である。
編集動作に入ると。
再生VTRと記録VTRは2編集開始点p、 + P4
の各数秒前のサーチ点P3.P6にテープの頭出しを行
ない、これが完了すると双方のVTRがプリロールして
2編集開始点P、 、 P4までの間で同一タイミング
で編集点に入れるようにするために記録VTRのプリロ
ール量と再生VTRのプリロール量を演算して求め、こ
の値の比較を行って比較値が零になるように再生VTR
側のテープ速度を制御する。すなわち記録VTRの編集
開始点P4までのプリロール量と再生VTRのその量と
を常に一致させるように再生VTR側のテープ速度を制
御する。編集開始点P、 ’+ p4かもVTRテープ
のサーチ点p3+ P6までは、V’TRの種類により
異なるが一般的には5秒〜10秒にしている。例えば6
5秒の場合は、サーチ点から2.5秒間が調和期間、そ
の後の4秒間がサーボロック安定待期間に配分して2編
集開始点P、 、 P4では、サーボロックが完全に安
定になるように考慮している。
の各数秒前のサーチ点P3.P6にテープの頭出しを行
ない、これが完了すると双方のVTRがプリロールして
2編集開始点P、 、 P4までの間で同一タイミング
で編集点に入れるようにするために記録VTRのプリロ
ール量と再生VTRのプリロール量を演算して求め、こ
の値の比較を行って比較値が零になるように再生VTR
側のテープ速度を制御する。すなわち記録VTRの編集
開始点P4までのプリロール量と再生VTRのその量と
を常に一致させるように再生VTR側のテープ速度を制
御する。編集開始点P、 ’+ p4かもVTRテープ
のサーチ点p3+ P6までは、V’TRの種類により
異なるが一般的には5秒〜10秒にしている。例えば6
5秒の場合は、サーチ点から2.5秒間が調和期間、そ
の後の4秒間がサーボロック安定待期間に配分して2編
集開始点P、 、 P4では、サーボロックが完全に安
定になるように考慮している。
これまでは、再生VTR1台、記録VTR’1台の例に
ついて述べたが、一般には再生VTRを同時に2台〜6
台、場合によっては、これ以上のVTRを使用すること
もあり得る。本方式では。
ついて述べたが、一般には再生VTRを同時に2台〜6
台、場合によっては、これ以上のVTRを使用すること
もあり得る。本方式では。
前述した如く記録VTRを基準として再生VTRを調相
する制御方式を採用しているために、再生VTR数が4
台、あるいは5台となると演算、比較処理に要する時間
がかかり過ぎて、細かく調和制御することが出来なくな
り、±0フレーム精度の調和が出来なくなり、また、調
和時に一時的に主CPU が過負荷となる欠点があった
。
する制御方式を採用しているために、再生VTR数が4
台、あるいは5台となると演算、比較処理に要する時間
がかかり過ぎて、細かく調和制御することが出来なくな
り、±0フレーム精度の調和が出来なくなり、また、調
和時に一時的に主CPU が過負荷となる欠点があった
。
本発明は、これらの欠点を除去するために、各VTR毎
に設けたVTRインクフェース装置で調相の基準となる
信号を作成して、該VTRインタフェース装置毎に調和
を行なうことを可能にしたものである。
に設けたVTRインクフェース装置で調相の基準となる
信号を作成して、該VTRインタフェース装置毎に調和
を行なうことを可能にしたものである。
以下本発明の調和制御方式を第3図、第4図を用いて説
明する。第3図は2本発明の調相制御方式のブロック図
で、5は調和機能を内蔵したVTRインタフェース装置
、6は第1図の主CPU4から調相機能を除いた主CP
U、7は複合同期信号の入力端子、8は1フレ一ム周期
のパルス作成回路。
明する。第3図は2本発明の調相制御方式のブロック図
で、5は調和機能を内蔵したVTRインタフェース装置
、6は第1図の主CPU4から調相機能を除いた主CP
U、7は複合同期信号の入力端子、8は1フレ一ム周期
のパルス作成回路。
9は1フレ一ム周期のパルス信号である。第1図と同一
番号は、同一機能を示す。次に動作について説明する。
番号は、同一機能を示す。次に動作について説明する。
入力端子7に複合同期信号を加えて。
■フレーム周期のパルス作成回路8で垂直同期信号を抽
出してこの信号より1フレ一ム周期の信号9を作成して
、VTRインタフェース装置5に分、配し、プリロール
開始時から該インタフェース装置5で調和の基準信号と
するリファレンスタイム信号を作成する。VTRインタ
フェース装置5はタイムコードリーダ2の出力のタイム
データを人力して、プリロール開始時から編集開始点ま
でのプリロール中の時のプリロール量を求めてリファレ
ンスタイム値とその量の比較を行ないその差がなくなる
ようにVTR毎に調和制御を行なっている。この動作に
ついて第4図で説明する。
出してこの信号より1フレ一ム周期の信号9を作成して
、VTRインタフェース装置5に分、配し、プリロール
開始時から該インタフェース装置5で調和の基準信号と
するリファレンスタイム信号を作成する。VTRインタ
フェース装置5はタイムコードリーダ2の出力のタイム
データを人力して、プリロール開始時から編集開始点ま
でのプリロール中の時のプリロール量を求めてリファレ
ンスタイム値とその量の比較を行ないその差がなくなる
ようにVTR毎に調和制御を行なっている。この動作に
ついて第4図で説明する。
第4図はVTRインタフェース装置5に含まれる調相回
路のブロック図で、10は1フレ一ム周期のパルス入力
端子、11は論理積回路、12は論理積回路11の人力
ゲート信号、13はリファレンスタイマ回路、14はロ
ーカルCPU回路、15はタイムデータ入力端子、16
はリファレンスタイム出力信号。
路のブロック図で、10は1フレ一ム周期のパルス入力
端子、11は論理積回路、12は論理積回路11の人力
ゲート信号、13はリファレンスタイマ回路、14はロ
ーカルCPU回路、15はタイムデータ入力端子、16
はリファレンスタイム出力信号。
17はプIJ O−ル量の設定信号を送る径路、調相出
力信号である。この動作は、調和制御開始前にローカル
CPU14によって、径路17を通してタイマ回路13
ニブリロール量をセットする。この値は前述した如く5
〜10秒の値でマイナス値にセットする。次に調相開始
のタイミングで論理積回路11のゲート信号12をHi
gh レベルにてタイマ回路13を1フレーム毎にイ
ンクリメントして、リファレンスタイム信号16を作成
する。ローカルCPU14は。
力信号である。この動作は、調和制御開始前にローカル
CPU14によって、径路17を通してタイマ回路13
ニブリロール量をセットする。この値は前述した如く5
〜10秒の値でマイナス値にセットする。次に調相開始
のタイミングで論理積回路11のゲート信号12をHi
gh レベルにてタイマ回路13を1フレーム毎にイ
ンクリメントして、リファレンスタイム信号16を作成
する。ローカルCPU14は。
端子15よりタイムデークを人力して編集開始点までの
プリロール量を求め、この値とリファレンスタイム信号
16の絶対値との比較を行なってリファレンスタイム値
が小さい場合は、VTR速度を早めるように調和出力信
号18を出力し、逆に大きい場合は、VTR速度を遅く
するように調和出力信号18を出力して、VTRの速度
制御を行なう。本方式のVTR動作を第5図を用いて補
足説明する。ta)はリファレンスタイム値、(b)は
再生VTRの動作。
プリロール量を求め、この値とリファレンスタイム信号
16の絶対値との比較を行なってリファレンスタイム値
が小さい場合は、VTR速度を早めるように調和出力信
号18を出力し、逆に大きい場合は、VTR速度を遅く
するように調和出力信号18を出力して、VTRの速度
制御を行なう。本方式のVTR動作を第5図を用いて補
足説明する。ta)はリファレンスタイム値、(b)は
再生VTRの動作。
tc)は記録VTRの動作を示している。各VTRは。
プリロール中の調相期間にリファレンスタイム値(a)
の絶対値と編集開始点p、 l p、までのブIJ O
−ル量とを一致させるようにVTRの速度制御を行ない
調相を行なう。
の絶対値と編集開始点p、 l p、までのブIJ O
−ル量とを一致させるようにVTRの速度制御を行ない
調相を行なう。
以上説明した如く本発明によれば、調相基′準信号をV
TR毎に設けて、各VTR毎に調和を行なうことによっ
て接続VTR数に関係なく調和制御を行なうことができ
、容易に編集精度±0フレームを得ることができる。又
、主CPUから調相機能を分離できるので、主CPUの
負荷を軽減することができる。
TR毎に設けて、各VTR毎に調和を行なうことによっ
て接続VTR数に関係なく調和制御を行なうことができ
、容易に編集精度±0フレームを得ることができる。又
、主CPUから調相機能を分離できるので、主CPUの
負荷を軽減することができる。
第1図は、従来のVTR編集装置の調相方式の回路構成
を示す図、第2図は、従来の調相動作を示す図、第3図
は9本発明の調相方式の回路構成を示す図、第4図は2
本発明の調相方式における調相回路を示すブロック図、
第5図は本発明の調和動作を示す図である。
を示す図、第2図は、従来の調相動作を示す図、第3図
は9本発明の調相方式の回路構成を示す図、第4図は2
本発明の調相方式における調相回路を示すブロック図、
第5図は本発明の調和動作を示す図である。
Claims (1)
- 【特許請求の範囲】 VTR編集装置の調和制御方式において、■フレーム周
期のパルス信号を作成する回路と、該回路の出力パルス
信号を調和開始のタイミングでゲートする回路と、該回
路の出力信号と調和開始前に設定されたプリロール量と
によって調和の基準となるリファレンスタイム信号を作
成する回路と。 積回路の出力信号とテープタイムデータ信号とを人力と
し論理演算および比較を行なって調和出力信号を作成す
る回路とを有し、前記リファレンスタイム信号とVTR
のプリロール量との比較を行なって調和制御をすること
を特徴とするVT−R編集装置の調和制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58003371A JPS59129975A (ja) | 1983-01-14 | 1983-01-14 | Vtr編集装置の調相制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58003371A JPS59129975A (ja) | 1983-01-14 | 1983-01-14 | Vtr編集装置の調相制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59129975A true JPS59129975A (ja) | 1984-07-26 |
Family
ID=11555485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58003371A Pending JPS59129975A (ja) | 1983-01-14 | 1983-01-14 | Vtr編集装置の調相制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59129975A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59217254A (ja) * | 1983-05-23 | 1984-12-07 | Nec Corp | Vtrの調相装置 |
JPH0244878A (ja) * | 1988-08-04 | 1990-02-14 | Victor Co Of Japan Ltd | 同期運転制御装置及び同期運転制御方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5625272A (en) * | 1979-08-08 | 1981-03-11 | Nec Corp | Rotary phase modification system of vtr |
JPS5766578A (en) * | 1980-10-09 | 1982-04-22 | Sony Corp | Editing controller |
-
1983
- 1983-01-14 JP JP58003371A patent/JPS59129975A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5625272A (en) * | 1979-08-08 | 1981-03-11 | Nec Corp | Rotary phase modification system of vtr |
JPS5766578A (en) * | 1980-10-09 | 1982-04-22 | Sony Corp | Editing controller |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59217254A (ja) * | 1983-05-23 | 1984-12-07 | Nec Corp | Vtrの調相装置 |
JPH0244878A (ja) * | 1988-08-04 | 1990-02-14 | Victor Co Of Japan Ltd | 同期運転制御装置及び同期運転制御方法 |
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