JPS59124761A - Read-only memory - Google Patents
Read-only memoryInfo
- Publication number
- JPS59124761A JPS59124761A JP58000103A JP10383A JPS59124761A JP S59124761 A JPS59124761 A JP S59124761A JP 58000103 A JP58000103 A JP 58000103A JP 10383 A JP10383 A JP 10383A JP S59124761 A JPS59124761 A JP S59124761A
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- JP
- Japan
- Prior art keywords
- layer
- metal
- line
- layer metal
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
Description
【発明の詳細な説明】
（１）発明の属する技術分野の説明
本発明は読み出し専用メモリにかかり、とくにＭＯ８型
果績回路のマスク、プログラム方式の読み出し専用メモ
リ（マスクＲ（ＪＭ）に関する。DETAILED DESCRIPTION OF THE INVENTION (1) Description of the technical field to which the invention pertains The present invention relates to a read-only memory, and particularly relates to a MO8 type result circuit mask and a program-based read-only memory (Mask R (JM)).
（２）従来技術の説明
よく知られているようにこの種の読み出し専用メモ＋Ｊ
（ＲＯＭ）においては、製造工程の１つの工程のマスク
のみ全変更することによ、り ＲＯＭデータの変更が出
来るが、ＲＯＭデータの変更全行なう工程が後の工程で
あるほどＲＯＭデータの決定から、ＩＣの完成せでの期
間が短くなる。(2) Description of the prior art As is well known, this type of read-only memo+J
(ROM), it is possible to change the ROM data by changing all the masks in one step of the manufacturing process, but the later the process in which all changes are made to the ROM data, the more difficult it is to determine the ROM data. , the time required to complete the IC is shortened.
従来の１層メタルの場合のマスクＲ，ＯＭ ’ｉ図面を
参照して説明する。Masks R and OM'i in the case of a conventional one-layer metal will be explained with reference to the drawings.
第１図全参照すると、ＡおよびＢばＲＯＭセルとなるＮ
チャンネルＭＯ８ＦＥＴであり、１けＧＮＤラインであ
り拡散層で配線されてお、す、ＡおよびＢのソース電極
が接続されており、２ａはワード線であＶ％多結晶シリ
コン（ＰｏｌｙＪ
Ｓｉ）で配線され、ＡおよびＢのゲート電極を兼ねてお
り、３ａおよび３ｂはそれぞれＡ、Ｈのドレイン電極で
あ、す、１層目のメタルとのコンタクト４があり、セル
の出力が１層目のメタルで出ており、５ａ、ｓｂは出力
ラインであり１層目のメタルで配線されており、この出
力ラインとＲＯＭセルのドレイン電極の間’ｋＡの３ａ
のように、出力ラインとメタルを使って接続するか又は
Ｂの３ｂのように、出力ラインとドレイン電極とを１層
目のメタルで接続せずにおくかによってＲ，ＯＭのデー
タを作っており、１層目のメタルのマスクのみの変更で
ＲＯＭデータの書き換えが出来る。Referring to FIG. 1, A and B are ROM cells N.
It is a channel MO8FET, and the 1st GND line is wired with a diffusion layer, and the source electrodes of A and B are connected. 2a is a word line, which is wired with V% polycrystalline silicon (PolyJ Si). 3a and 3b are the drain electrodes of A and H, respectively.There is a contact 4 with the first layer metal, and the output of the cell is connected to the first layer metal. 5a and sb are the output lines, which are wired with the first layer of metal, and 3a of 'kA is connected between this output line and the drain electrode of the ROM cell.
Create R and OM data by connecting the output line and the drain electrode using metal, as shown in Figure 3b, or by leaving the output line and drain electrode unconnected with the first layer of metal, as in 3b of B. ROM data can be rewritten by changing only the first layer metal mask.
しかしながら、メタルが多層になった場合にＲ，０Ｍセ
ルを構成するＭＯＳＦＥＴのドレイン電極と直接コンタ
クトのとれる１層目のメタルの工程の後にさらに２層目
のメタル等の工程が増える為に、従来の方式のままでは
、ＲＯＭデータの決定から、ＩＣ製造完了までの期間が
長くなるという欠点があった。However, when metal is multi-layered, the process of forming the second layer of metal, etc., increases after the process of forming the first layer of metal, which makes direct contact with the drain electrode of the MOSFET that constitutes the R,0M cell. If the above method was used as it was, there was a drawback that it took a long time from the determination of ROM data to the completion of IC manufacturing.
（３）発明の詳細な説明
本発明の目的は、２層目のメタル工程でＲ，０Ｍデータ
の内容を書き換えることによ、す、Ｒ，０Ｍデータの決
定からＩＣの製造完了までの期間が短い、ＭＯ８集積回
路の読み出し専用メそりを提供することにある。(3) Detailed Description of the Invention The purpose of the present invention is to shorten the period from the determination of the R,0M data to the completion of IC manufacturing by rewriting the contents of the R,0M data in the second layer metal process. The object of the present invention is to provide a short, read-only memory of an MO8 integrated circuit.
（４）発明の構成
本発明は、ワード線とビット線の交わる位置ごと［ＭＯ
ＳＦＥＴを有するようなＭＯ８集積回路の読み出し専用
メモリにおいて、前記ワード線がｐｏｌｙｓｉで構成さ
れ、前記ビット線が２層目のメタルで構成され、前記Ｍ
Ｏ８ＦＥＴ ’ｉミソ−スミを基準電位に接続し、ゲー
ト電極を前記ワード線に接続し、ドレイン電極を前記ビ
ット線から離れた２層目のメタル領域に１層目のメタル
を用いて接続し、前記ビット線と前記２層目のメタル領
域を２層目のメタルで接続することによシ第１の出力レ
ベルを得、前記ビット線と前記２層目のメタル領域の間
を接続しないでおくことにより、第２の出力レベルを得
ることを特徴とする読み出し専用メそりである。(4) Structure of the Invention The present invention provides a method for each position where a word line and a bit line intersect.
In a read-only memory of an MO8 integrated circuit having an SFET, the word line is made of polySi, the bit line is made of a second layer of metal, and the M
Connect the O8FET 'i to a reference potential, connect the gate electrode to the word line, and connect the drain electrode to a second layer metal region apart from the bit line using a first layer metal, A first output level is obtained by connecting the bit line and the second layer metal region with a second layer metal, and the bit line and the second layer metal region are not connected. This is a read-only memory characterized in that a second output level is obtained by this.
（５）この発明の詳細な説明 次に本発明の実施例について図面を参照して説明する。(5) Detailed description of this invention Next, embodiments of the present invention will be described with reference to the drawings.
尚、第１図と同等の機能部分は同一符号で示しである。Note that functional parts equivalent to those in FIG. 1 are indicated by the same reference numerals.
第２図を参照すると本発明の第１の実施例はメモリセル
をなすＮチャンネルＭＯ８ＦＥＴ Ａ。Referring to FIG. 2, a first embodiment of the present invention is an N-channel MO8FET A forming a memory cell.
Ｂ４もち、そのソース電極はＧＮＤ拡散配線１に接続し
、ゲート電極はＰｏ１ｙＳｉであり、ワード線２ａを兼
ねており、ドレイン電極３ａおよび３ｂはドレイン電極
と１層目のメタルとのコンタクト４により、１層目のメ
タルに接続され、さらに１層目のメタルと２層目のメタ
ルとのコンタクト（スルーホール）１６ａおよび１６ｂ
により２層目のメタル１７ａ、 １７ｂに接続しておシ
、出力ライン１５ａおよび１５ｂ は２層目のメタル
であり、スルーホール１６ａの周辺の２層目のメタル１
７ａは、２層目のメタルで出力ライン１５ａに接続され
、スルーホール１６ｂの周 ５−
辺のメタル１７ｂは出力ライン１５ｂ と接続していな
い。The source electrode is connected to the GND diffusion wiring 1, the gate electrode is made of PolySi and also serves as the word line 2a, and the drain electrodes 3a and 3b are connected by the contact 4 between the drain electrode and the first layer metal. Contacts (through holes) 16a and 16b connected to the first layer metal and further between the first layer metal and the second layer metal
The output lines 15a and 15b are connected to the second layer metal 17a and 17b, and the output lines 15a and 15b are connected to the second layer metal 1 around the through hole 16a.
7a is the second layer of metal and is connected to the output line 15a, and the metal 17b around the through hole 16b is not connected to the output line 15b.
メモリセルＡのようにＭＯＳＦＥＴのドレイン電極３ａ
を出力ラインに接続することにより。As in memory cell A, the drain electrode 3a of the MOSFET
by connecting it to the output line.
ワード線２ａが選択された時にＭ０８ＦＥ’ｒ Ａ’ｉ
電流が流れ、出力ライン１５ａのレベルが下げられる。M08FE'r A'i when word line 2a is selected
Current flows and the level of output line 15a is lowered.
一方ＭＯ８ＦＥＴ Ｂのようにドレイン電極３ｂが出力
ライン１５ｂと接続されていない場合には、ワード線２
ａが選択された時でも出力ラインは下がらない。On the other hand, when the drain electrode 3b is not connected to the output line 15b as in MO8FET B, the word line 2
Even when a is selected, the output line does not fall.
このようにスルーホールと出力ラインを２層目のメタル
で接続することによりｂｌｌＯＷの出力レベルを得、ス
ルーホール全量カラインと接続せずにおくことにより、
Ｈｉｇｈの出力レベルが得られる。In this way, by connecting the through hole and the output line with the second layer metal, the output level of bllOW is obtained, and by leaving all the through holes unconnected to the color line,
A high output level is obtained.
このようなＲＯＭセルの構造にすることによ、す、２層
目のメタルの工程で、ＲＯＭデータの書き換えが出来、
ＲＯＭデータの決定からＩＣの製造完了までのターンア
ラウンドタイムを短くすることが出来る。By using this kind of ROM cell structure, ROM data can be rewritten in the second layer metal process.
The turnaround time from the determination of ROM data to the completion of IC manufacturing can be shortened.
６−
第３図全参照すると本発明の第２の実施例は第２図のワ
ード線２ａ、２ｂと平行に一層目のメタｋ ２２ａ、
２２ｂ ｋ走らせ、メモリセルの数ビツト毎にコンタ
クト２１ａおよび２１ｂにより、それぞれ２ａと２１ａ
および２ｂと２１ｂ ’（ｃ−接続している。こうする
ことにより、ＲＯＭの規模が大きくなると問題になるワ
ード線の抵抗による遅延が少さくなる。6- With full reference to FIG. 3, a second embodiment of the present invention includes a first layer of metal k 22a, parallel to the word lines 2a, 2b of FIG.
22b k and contacts 21a and 21b for every few bits of the memory cell to connect 2a and 21a, respectively.
and 2b and 21b' (c-connected. By doing so, the delay due to word line resistance, which becomes a problem when the scale of the ROM becomes large, is reduced.
次に第４図を参照すると、本発明の第３の実施例は、前
記第１の実施例におけるＧＮＤ拡散配線１上に、１層目
のメタルを用いてさらにＧＮＤ配線３１をし各セル毎に
ＧＮＤ拡散１とのコンタクト３２をとるものであり、Ｇ
ＮＤ配線を拡散層のみで行なった場合に比べて、抵抗が
小さくでき、ＧＮＤレベルの浮き上がり’ｒ抑えること
ができる。Next, referring to FIG. 4, in the third embodiment of the present invention, a GND wiring 31 is further provided on the GND diffusion wiring 1 in the first embodiment using a first layer of metal, and a GND wiring 31 is provided for each cell. A contact 32 is made with the GND diffusion 1 at the GND diffusion 1.
Compared to the case where the ND wiring is formed using only a diffusion layer, the resistance can be made smaller and the rise of the GND level can be suppressed.
また、第４図では、ワード線２ａおよび２ｂはｐｏ Ｉ
ｙＳ ｉ のみで配線されているが、図３の２２８
．２２ｂ のように、１層目のメタルをワード線と平
行に走らせ、数ビット毎にｐｏｌｙｓ＋と１層目のメタ
ルのコンタクトをとり、ワード線の抵抗を小さくしても
よい。In addition, in FIG. 4, word lines 2a and 2b are po I
Although it is wired only by yS i, 228 in Fig. 3
．． 22b, the resistance of the word line may be reduced by running the first layer of metal parallel to the word line and making contact between polys+ and the first layer of metal every few bits.
（６）発明の詳細な説明
本発明は以上説明したように、ＲＯＭデータの書き換え
を２層目のメタルで行なうことによジＲＯＭデータの決
定からＩＣの製造が完了するまでの期間を短かくするこ
とができる。(6) Detailed Description of the Invention As explained above, the present invention shortens the period from determination of ROM data to completion of IC manufacturing by rewriting ROM data in the second layer of metal. can do.
第１図は、従来のメタル１層の場合のＲＯＭセルのレイ
アウト例を示す図である。第２図は本発明の第１の実施
例を示したレイアウト図、第３図は本発明の￥２の実施
例を示したレイアウト図。
第４図は本発明の第４の実施例を示したレイアウト図で
ある。
Ａ、 Ｂ・・・・・・ＲＯＭセルとなるＮチャンネルＭ
Ｏ８ＦＥＴ、 １・・・・・・ＧＮＤ拡散層配線、２ａ
、２ｂ・・・・・・Ｐｏ Ｉ ｙＳ ｒワード線、３
ａ、３ ｂ−川−ＲＯＭセルのドレイン電極、４・・・
・・拡散層と１層目のメタルとのコンタクト、５ａ、５
ｂ・・・・・１層目のメタルの出力ライン、１５ａ、１
５ｂ・・・・・・２層目のメタルの出力ラインｋ １
６ａ＊ １６ｂ・・・・・・１層目のメタルと２層目ツ
メタルを接続するスルーホールＳ １７ａ、１７ｂ・
・・・・・スルーホール周辺の２層目のメタル、２２ａ
。
２２ｂ ・・・・・・１層目のメタルのワード線％
２１ａ、２１ｂ・・・・・・１層目のメタルとｐｏｌｙ
ｓ＋のコンタクト、３１・・・・・・１層目のメタルの
ＧＮＤ配線、３２・・・・・１層目のメタルと拡散層の
コンタクト。
９−
朶１区
第４図
−２８０＝FIG. 1 is a diagram showing an example of the layout of a ROM cell in the case of a conventional single metal layer. FIG. 2 is a layout diagram showing a first embodiment of the present invention, and FIG. 3 is a layout diagram showing a ¥2 embodiment of the present invention. FIG. 4 is a layout diagram showing a fourth embodiment of the present invention. A, B...N channel M that becomes a ROM cell
O8FET, 1...GND diffusion layer wiring, 2a
, 2b...Po I yS r word line, 3
a, 3 b - river - drain electrode of the ROM cell, 4...
...Contact between diffusion layer and first layer metal, 5a, 5
b...First layer metal output line, 15a, 1
5b...2nd layer metal output line k1
6a* 16b...Through hole S connecting the first layer metal and the second layer metal 17a, 17b・
...2nd layer metal around the through hole, 22a
. 22b...First layer metal word line%
21a, 21b...1st layer metal and poly
s+ contact, 31... GND wiring of first layer metal, 32... Contact between first layer metal and diffusion layer. 9- Ward 1 Figure 4-280=
Claims (1)
有するシリコンゲー）ＭＯ８渠槓回路の読み出し専用メ
モリにおいて、前記ビット線が２層目のメタルで構成さ
れ、前記ワード線がシリコンで構成され、前記ＭＯ８Ｆ
ＥＴのソース電極を基準電位ラインに接伏し、前ヨ己Ｍ
Ｏ８ＦＥＴのゲート電極全ワード線に接続し、前記ＭＯ
８ＦＥＴのドレイン電極と前記ビット線から離れた位置
にある２層目のメタル領域全１層目のメタルで接続し、
前記ビット線と前記２１目のメタル領域を２層目のメタ
ルで接続することにより、第１の出力レベルを得、前記
ビット線と前記２層目のメタル領域を接続しないでおく
ことにより、第２の出力レベルを得ることｋＷ黴とする
読み出し専用メモリ。In a read-only memory of an MO8 channel circuit (silicon game) having a MOSFET at each intersection of a word line and a bit line, the bit line is made of a second layer of metal, the word line is made of silicon, and the MO8F
Connect the source electrode of the ET to the reference potential line, and
The gate electrode of O8FET is connected to all word lines, and the MO
The drain electrode of the 8FET and the second layer metal region located away from the bit line are all connected by the first layer metal,
A first output level is obtained by connecting the bit line and the 21st metal region with a second metal layer, and a first output level is obtained by leaving the bit line and the second metal region unconnected. A read-only memory with an output level of 2 kW.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58000103A JPS59124761A (en) | 1983-01-04 | 1983-01-04 | Read-only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58000103A JPS59124761A (en) | 1983-01-04 | 1983-01-04 | Read-only memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59124761A true JPS59124761A (en) | 1984-07-18 |
| JPH0348667B2 JPH0348667B2 (en) | 1991-07-25 |
Family
ID=11464755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58000103A Granted JPS59124761A (en) | 1983-01-04 | 1983-01-04 | Read-only memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124761A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7925408B2 (en) | 2006-09-15 | 2011-04-12 | Toyota Jidosha Kabushiki Kaisha | Electric parking brake system and method for controlling the electric parking brake system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147472A (en) * | 1980-04-18 | 1981-11-16 | Nec Corp | Read only semiconductor memory |
| JPS57109365A (en) * | 1980-12-26 | 1982-07-07 | Hitachi Ltd | Semiconductor ic device |
-
1983
- 1983-01-04 JP JP58000103A patent/JPS59124761A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147472A (en) * | 1980-04-18 | 1981-11-16 | Nec Corp | Read only semiconductor memory |
| JPS57109365A (en) * | 1980-12-26 | 1982-07-07 | Hitachi Ltd | Semiconductor ic device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7925408B2 (en) | 2006-09-15 | 2011-04-12 | Toyota Jidosha Kabushiki Kaisha | Electric parking brake system and method for controlling the electric parking brake system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0348667B2 (en) | 1991-07-25 |
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