JPH0233360Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は電気的にデータ書込み可能なPROM
（プログラマブルリードオンリーメモリ）の
PROMデータ書込み回路に関する。[Detailed explanation of the invention] [Field of industrial application] The invention is a PROM that can electrically write data.
(programmable read-only memory)
Regarding PROM data writing circuit.

〔従来の技術〕[Conventional technology]

電気的にデータ書込み可能なPROM（以下、
PROMという。）に必要なデータを書込む場合、
通常は、１ワードずつ書込むが、メモリ容量の増
加と共に、全メモリセルのデータ書込みには著し
く長時間を必要とする様になつた。このため、複
数ワードを同時に書込み可能とする回路を
PROM内に設け、製造中の選別工程などの時間
短縮が計られている。 PROM (hereinafter referred to as
It's called PROM. ), when writing the necessary data to
Normally, data is written one word at a time, but as memory capacity increases, it has come to take a significantly longer time to write data to all memory cells. For this reason, a circuit that can write multiple words at the same time is required.
It is installed in the PROM to reduce the time required for sorting processes during manufacturing.

〔考案が解決しようとする問題点〕[Problem that the invention attempts to solve]

しかしデータ書込み時にメモリセルに流れる電
流は、時間的変化が大きく、書込み開始直後には
大きな電流が流れ、書込みが進むにつれて減少す
る。また、２ワード同時データ書込みには、当然
の事ながら１ワード書込み時の２倍の電流を必要
とする。複数ワード書込みの効果を得るためには
最低４ワード以上は同時に書込む事になり、デー
タ書込み用電源には４倍以上の電流が流れる。 However, the current flowing through the memory cell during data writing has a large temporal change, and a large current flows immediately after the start of writing, and decreases as the writing progresses. Further, simultaneous data writing of two words naturally requires twice as much current as writing one word. In order to obtain the effect of writing multiple words, at least four words or more must be written at the same time, and more than four times as much current flows through the data writing power supply.

以上に記した様に従来の技術によると、複数ワ
ード同時書込みの場合、データ書込みをするセル
が全て同一タイミングで書込みを開始するため、
書込み用電源に瞬間的に大きな電流が流れ、それ
に耐えるだけの電源及び配線が必要であるが、こ
れは１ワード書込みのときに必要な配線の配線幅
に比べ著しく太い配線となり、PROMの高集積
度化を阻害するという問題点があつた。 As described above, according to the conventional technology, when writing multiple words simultaneously, all cells to which data is written start writing at the same timing.
A large current momentarily flows through the write power supply, and a power supply and wiring are required to withstand it, but this requires wiring that is significantly thicker than the width of the wiring required to write one word, making it difficult to integrate highly integrated PROMs. There was a problem in that it inhibited standardization.

従つて、本考案の目的は、かかる従来の技術に
おける問題点を解決し、より効果的に複数ワード
の同時データ書込みを行なうことのできる
PROMデータ書込み回路を提供することにある。 Therefore, an object of the present invention is to solve the problems in the conventional technology and to more effectively write multiple words of data simultaneously.
The purpose is to provide a PROM data writing circuit.

〔問題点を解決するための手段〕[Means for solving problems]

本考案のPROMデータ書込み回路は、電気的
にデータ書込み可能なPROMのPROMデータ書
込み回路において、同一出力ピンに属する複数の
ビツト線を同時に選択し、かつ前記複数のビツト
線の選択を開始するタイミングをビツト線毎にず
らすようにしたビツト線選択制御手段を有してい
る。 The PROM data write circuit of the present invention simultaneously selects a plurality of bit lines belonging to the same output pin in a PROM data write circuit of an electrically writable PROM, and determines the timing for starting selection of the plurality of bit lines. The bit line selection control means is arranged to shift the bit line for each bit line.

〔実施例〕〔Example〕

以下、本考案の実施例について図面を参照して
説明する。 Embodiments of the present invention will be described below with reference to the drawings.

第１図は本考案の一実施例の要部を示す回路
図、第２図は第１図の第２のＹデコーダ出力
Y_DEC2を発生する第２のＹデコーダの１部を示す
回路図である。 Figure 1 is a circuit diagram showing the main part of an embodiment of the present invention, and Figure 2 is the output of the second Y decoder in Figure 1.
FIG. 3 is a circuit diagram showing a portion of a second Y decoder that generates Y _DEC2 .

第１図において、本実施例は、ドレインが電源
Vccに接続されたデイプレシヨン型Ｎチヤネル
MOSトランジスタ（以下、DNMOSTという。）
Q₁と、ドレインがDNMOSTQ₁のゲートとソー
スにゲートが第２のＹデコーダ出力Y_DEC2にソー
スが接地電位にそれぞれ接続されたエンハンスメ
ント型ＮチヤネルMOSトランジスタ（以下、
ENMOSTという。）Q₂と、ゲートが
ENMOSTQ₂のドレインにソースが接地電位にそ
れぞれ接続されたENMOSTQ₃と、ドレインが電
源VppにゲートとソースがENMOSTQ₃のドレイ
ンにそれぞれ接続されたDNMOSTQ₄と、ドレイ
ンがDNMOSTQ₄のソースにゲートが書込みデー
タ信号DIにソースが接地電位にそれぞれ接続さ
れたENMOSTQ₅と、ドレインが電源Vppにゲー
トがENMOSTQ₅のドレインにそれぞれ接続され
たENMOSTQ₆と、ドレインがENMOSTQ₆のソ
ースにゲートが第１のＹデコーダ出力Y_DEC1にそ
れぞれ接続されたENMOSTQ₇と、ドレインが
ENMOSTQ₇のソースに制御ゲートがＸデコーダ
出力X_DECにソースが接地電位にそれぞれ接続され
たセルトランジスタQ₈を含んでいる。 In Fig. 1, in this embodiment, the drain is connected to the power supply.
Depreciation N-channel connected to Vcc
MOS transistor (hereinafter referred to as DNMOST)
Q ₁ and an enhancement type N _- channel MOS transistor (hereinafter referred to _as
It's called ENMOST. ) Q ₂ and the gate is
ENMOSTQ 3 whose source is connected to ground potential to the drain of ENMOSTQ ₂ , DNMOSTQ ₄ whose gate and source are connected to the drain of ENMOSTQ ₃ , whose drain is connected to the _power supply Vpp, and whose gate is written to the source of DNMOSTQ ₄ . ENMOSTQ ₅ whose source is connected to the data signal DI and the ground potential, ENMOSTQ ₆ whose drain is connected to the power supply Vpp and whose gate is connected to the drain of ENMOSTQ ₅ , and whose drain is connected to the source of ENMOSTQ ₆ and whose gate is connected to the first Y ENMOSTQ ₇ connected to the decoder output Y _DEC1 respectively and the drain
It includes a cell transistor _Q8 whose control gate is connected to the source of _ENMOSTQ7 , and whose source is connected to the ground potential at the X decoder output _XDEC .

さらに、第２図において、本実施例の第２のＹ
デコーダは、ドレインが電源Vccに接続された
DNMOSTQ₉と、ドレインがDNMOSTQ₉のゲー
トとソースにゲートがテスト信号TESTにそれぞ
れ接続されたENMOSTQ₁₀と、ドレインが共に
ENMOSTQ₁₀のソースにゲートがアドレス信号
A₁及びA₂にソースが共に接地電位にそれぞれ接
続されたENMOSTQ₁₁，Q₁₂と、１つの入力が
ENMOSTQ₁₀のドレインに出力が出力端子１３
にそれぞれ接続されたAND回路１２と、出力が
AND回路１２の他の入力に入力が制御信号PGM
にそれぞれ接続された遅延回路１１とからなる回
路を単位回路として、この単位回路４個で第２の
Ｙデコーダを構成している。 Furthermore, in FIG. 2, the second Y
The decoder has its drain connected to the power supply Vcc
DNMOSTQ ₉ and ENMOSTQ ₁₀ , whose drains are connected to the gate and source of DNMOSTQ ₉ , respectively, and whose gates are connected to the test signal TEST, and whose drains are both connected to the test signal TEST.
The gate is the address signal to the source of ENMOSTQ ₁₀ .
ENMOSTQ ₁₁ and Q ₁₂ , whose sources are both connected to ground potential at A ₁ and A ₂ , respectively, and one input
Output to the drain of ENMOSTQ ₁₀ is output terminal 13
AND circuits 12 each connected to
The input to the other input of the AND circuit 12 is the control signal PGM.
A second Y decoder is constituted by four unit circuits, each including a delay circuit 11 connected to each of the four unit circuits.

以下、本実施例の動作について説明する。 The operation of this embodiment will be explained below.

第２のＹデコーダ出力Y_DEC2が選択されると
“Ｈ”レベルとなり、ENMOSTQ₃のゲートに
“Ｌ”レベルが加わる。書込み信号DIはセルトラ
ンジスタQ₈にデータを書き込む場合は“Ｌ”レ
ベルである。ENMOSTQ₃，Q₅がオフ状状態に
なると、 DNMOSTQ₄を通して、セルトランジスタQ₈
のドレインに加わる書込み用電圧調整負荷トラン
ジスタとしてのENMOSTQ₆がオンする。このと
き、第１のＹデコーダ信号Y_DEC1及びＸデコーダ
信号X_DECが選択されていると、セルトランジスタ
Q₈のドレインとゲートに高電圧が印加されデー
タが書き込まれる。 When the second Y decoder output Y _DEC2 is selected, it becomes "H" level, and "L" level is applied to the gate of _ENMOSTQ3 . The write signal DI is at the "L" level when writing data to the cell transistor _Q8 . When ENMOSTQ ₃ and Q ₅ are in the off state, the cell transistor Q ₈ is connected through DNMOSTQ ₄ .
The ENMOSTQ ₆ , which serves as a write voltage adjustment load transistor applied to the drain of the transistor, is turned on. At this time, if the first Y decoder signal Y _DEC1 and the X decoder signal X _DEC are selected, the cell transistor
A high voltage is applied to the drain and gate of _Q8 to write data.

一方、第２図の第２のデコーダ回路において
は、アドレス信号Ａ１，Ａ２が入力され、４本の
出力にデコードする。テスト信号TESTは、４ワ
ード同時書込みモードにするための信号であり、
“Ｌ”が入力すると、ENMOSTQ₁₀がオフとなり
アドレス信号Ａ１，Ａ２の状態に関係無く、４本
の出力が全て選択される。制御信号PGMは書込
みモード時にのみ“Ｈ”となる制御信号である
が、遅延回路１１を通じて第２のＹデコーダに作
用し、アンド回路１２を経て第２のＹデコーダの
出力Y_DEC2となる。第２図の回路が４つ集まり第
２のＹデコーダを形成するが、遅延回路１１の遅
延時間がそれぞれ異なるため、第２のＹデコーダ
のテストモード時における選択され始めるタイミ
ングが４出力全て異なつている。 On the other hand, in the second decoder circuit of FIG. 2, address signals A1 and A2 are input and decoded into four outputs. The test signal TEST is a signal for setting the 4-word simultaneous write mode.
When "L" is input, ENMOSTQ ₁₀ is turned off and all four outputs are selected regardless of the states of address signals A1 and A2. The control signal PGM, which is a control signal that becomes "H" only in the write mode, acts on the second Y decoder through the delay circuit 11, passes through the AND circuit 12, and becomes the output Y _DEC2 of the second Y decoder. The four circuits shown in Figure 2 come together to form the second Y-decoder, but since the delay times of the delay circuits 11 are different, the timing at which the second Y-decoder starts being selected in the test mode is different for all four outputs. There is.

従つて第１図、第２図において、テスト信号
TESTを“Ｌ”にしてデータの書込みを行なう
と、４ワード同時に書込めるが、それぞれのワー
ドの書込み開始タイミングは遅延回路１１の遅延
時間ずつ、ずれたものになる。このため、４ワー
ド分のセルを同時に書込み開始したときの書込み
電流のピーク値は、１ワードの時に比べ従来は確
実に４倍になり、電源Vpp配線に著しい負担を加
えるが、本実施例においては、各ワードの書込み
開始タイミングがずれているので、ピーク電流の
重なりが無くなり、電源配線の負担は著しく軽減
される。 Therefore, in FIGS. 1 and 2, the test signal
When TEST is set to "L" and data is written, four words can be written at the same time, but the writing start timing of each word is shifted by the delay time of the delay circuit 11. For this reason, the peak value of the write current when starting to write 4 words worth of cells at the same time is definitely 4 times higher than when writing 1 word, which puts a significant burden on the power supply Vpp wiring, but in this embodiment Since the writing start timings of each word are staggered, there is no overlapping of peak currents, and the load on the power supply wiring is significantly reduced.

なお、以上の説明においてはトランジスタとし
てＮチヤネル型を用いたがこれはＰチヤネル型で
も同様である。又ビツト線の選択を４本の場合と
したが、これも本実施例に限定されることなく適
当な複数本が選択される。 In the above description, an N-channel type transistor is used, but the same applies to a P-channel type transistor. Furthermore, although four bit lines are selected, this is also not limited to this embodiment, and an appropriate plurality of bit lines may be selected.

〔考案の効果〕[Effect of idea]

以上、詳細説明したように、本考案のPROM
データ書込み回路は、上記手段を有しているの
で、複数ワード同時書込みの場合において、書込
み電流が集中せず時間的に分散されるので、特別
に電源配線幅を太く取る必要が無くなり効果的に
書込みが行えるという効果を有する。従つて本発
明によればより高集積度化された電気的にデータ
書込み可能なPROMを得ることができる。 As explained in detail above, the PROM of this invention
Since the data write circuit has the above-mentioned means, when writing multiple words simultaneously, the write current is not concentrated and is dispersed over time, so there is no need to make the power supply wiring particularly wide, and it is effective. It has the effect that writing can be performed. Therefore, according to the present invention, it is possible to obtain a highly integrated PROM in which data can be written electrically.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本考案の一実施例の要部を示す回路
図、第２図は第１図の第２のデコーダ出力Y_DEC2
を発生する第２のＹデコーダの１部を示す回路図
である。 １１……遅延回路、１２……AND回路、１３
……第２のＹデコーダの出力端子、Ａ１，Ａ２…
…アドレス入力、DI……書込みデータ信号、Q₁，
Q₄，Q₉……デイプレシヨン型ＮチヤネルMOSト
ランジスタ、PGM……制御信号、Q₂，Q₃，Q₅，
Q₆，Q₇，Q₁₀，Q₁₁，Q₁₂……エンハンスメント型
ＮチヤネルMOSトランジスタ、Q₈……セルトラ
ンジスタ、TEST……テスト信号、Vcc，Vpp…
…電源、X_DEC……Ｘデコーダ出力、Y_DEC1……第
１のＹデコーダ出力、Y_DEC2……第２のＹデコー
ダ出力。 Figure 1 is a circuit diagram showing the main part of an embodiment of the present invention, and Figure 2 is the second decoder output Y _DEC2 of Figure 1.
FIG. 2 is a circuit diagram showing a portion of a second Y decoder that generates a signal. 11...Delay circuit, 12...AND circuit, 13
...Output terminals of the second Y decoder, A1, A2...
…Address input, DI…Write data signal, Q ₁ ,
Q ₄ , Q ₉ ... Depression type N-channel MOS transistor, PGM ... Control signal, Q ₂ , Q ₃ , Q ₅ ,
Q ₆ , Q ₇ , Q ₁₀ , Q ₁₁ , Q ₁₂ ... Enhancement type N-channel MOS transistor, Q ₈ ... Cell transistor, TEST ... Test signal, Vcc, Vpp ...
...power supply, X _DEC ...X decoder output, Y _DEC1 ...first Y decoder output, Y _DEC2 ...second Y decoder output.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 電気的にデータ書込み可能なPROMのPROM
データ書込み回路において、同一出力ピンに属す
る複数のビツト線を同時に選択し、かつ前記複数
のビツト線の選択を開始するタイミングをビツト
線毎にずらすようにしたビツト線選択制御手段を
含むことを特徴とするPROMデータ書込み回路。 PROM PROM that can be electrically written with data
The data write circuit is characterized in that it includes bit line selection control means that simultaneously selects a plurality of bit lines belonging to the same output pin and shifts the timing of starting selection of the plurality of bit lines for each bit line. PROM data writing circuit.