JPS59100576A - 半導体装置 - Google Patents
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- JPS59100576A JPS59100576A JP21013982A JP21013982A JPS59100576A JP S59100576 A JPS59100576 A JP S59100576A JP 21013982 A JP21013982 A JP 21013982A JP 21013982 A JP21013982 A JP 21013982A JP S59100576 A JPS59100576 A JP S59100576A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/432—Heterojunction gate for field effect devices
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｔａｌ 発明の技術分野
本発明は半導体装置、特に室温において高い速度をもっ
て動作し、しかも安定した特性を有するヘテロ接合型電
界効果トランジスタに関する。
て動作し、しかも安定した特性を有するヘテロ接合型電
界効果トランジスタに関する。
（ｂ） 技術の背景
清報処理装置バなどの能力及びコストパフォーマンスの
一層の向上を志向して、半導体装置の高速化、低消費電
力化及び高集積化が推進されており、キャリア移動度が
シリコン（Ｓｔ）より遥に大きいガリウム・砒素（Ｇａ
Ａｓ ）などの化合物半導体を用いる半導体装置が多
数提案されている。
一層の向上を志向して、半導体装置の高速化、低消費電
力化及び高集積化が推進されており、キャリア移動度が
シリコン（Ｓｔ）より遥に大きいガリウム・砒素（Ｇａ
Ａｓ ）などの化合物半導体を用いる半導体装置が多
数提案されている。
従来の術造のＳｉもしくはＧａＡｓ等の半導体装置にお
いては、キャリアは不純物イオンが存在している空間を
移動する。この移動に際してキャリアは格子振動および
不純物イオンによって散乱を受けるが、格子振動による
散乱の確率を小さくするために温度を低下させると、不
純物イオンによる散乱の確率が大きくなって、キャリア
の移動度がこれによって制限される。
いては、キャリアは不純物イオンが存在している空間を
移動する。この移動に際してキャリアは格子振動および
不純物イオンによって散乱を受けるが、格子振動による
散乱の確率を小さくするために温度を低下させると、不
純物イオンによる散乱の確率が大きくなって、キャリア
の移動度がこれによって制限される。
この不純物散乱効果を排除するために、不純物が添加さ
れる領域とキャリアが移動する領域とをヘテロ接合界面
によって空間的に分離して、特に低温ｌこおけるキャリ
アの移動度を増大せしめた半導体装置にヘテロ接合型電
界効果トランジスタ似下へテロ接合ｆｆｉ Ｆ Ｅ Ｔ
と略称する〕がある。
れる領域とキャリアが移動する領域とをヘテロ接合界面
によって空間的に分離して、特に低温ｌこおけるキャリ
アの移動度を増大せしめた半導体装置にヘテロ接合型電
界効果トランジスタ似下へテロ接合ｆｆｉ Ｆ Ｅ Ｔ
と略称する〕がある。
ヘテロ接合型ＦＥＴにおいては、ノンドープの恥
半導体層と、これより電子親方力が小で不純物を含む電
子供給層との間にヘテロ接合界面が形成され、ノンドー
プの半導体層のへテロ接合界面近傍に形成される電子蓄
積層（２次元電子ガス）がソース電極とドレイン電極と
の間の伝導路に含まれて、電子蓄積層の電子面濃度をゲ
ート電極に印加される電圧によって制御することによっ
て、前記伝導路のインピーダンス制御が行なわれる。
子供給層との間にヘテロ接合界面が形成され、ノンドー
プの半導体層のへテロ接合界面近傍に形成される電子蓄
積層（２次元電子ガス）がソース電極とドレイン電極と
の間の伝導路に含まれて、電子蓄積層の電子面濃度をゲ
ート電極に印加される電圧によって制御することによっ
て、前記伝導路のインピーダンス制御が行なわれる。
（ｃｌ 従来技術と問題点
ヘテロ接合型ＦＥＴを構成する材料として現在し
主流をなｊ〃でいる半導体は、寛子蓄Ｍ層を生ずる半導
体層をガリウム・砒素（ＧａＡｓ）によって、電子供給
Ｒをアルミニウム・ガリウム・砒素（ＡｔＧａＡｓ）に
よって形成するＧａ Ａｓ ／ＡｔＧａ Ａｓ系半導体
である。
体層をガリウム・砒素（ＧａＡｓ）によって、電子供給
Ｒをアルミニウム・ガリウム・砒素（ＡｔＧａＡｓ）に
よって形成するＧａ Ａｓ ／ＡｔＧａ Ａｓ系半導体
である。
これに対してガリウム・インジウム・砒素（ＧａＯ，４
７Ｉｎ０．５３Ａｓ）を電子蓄積層ニ用イルナラハ、（
）ａＡｓ等に比較して電子移動度を特に室温においＥＴ
を一層高速化するこ、とが可能となる。またこの場合に
インジウム・燐（ＩｎＰ）は電子供給層に適切な材料で
ある。
７Ｉｎ０．５３Ａｓ）を電子蓄積層ニ用イルナラハ、（
）ａＡｓ等に比較して電子移動度を特に室温においＥＴ
を一層高速化するこ、とが可能となる。またこの場合に
インジウム・燐（ＩｎＰ）は電子供給層に適切な材料で
ある。
しかしながら、ヘテロ接合ｆｆ１ＦＥＴに関して従来最
も普通に行なわれているショットキ接合形ゲート構造を
、ＩｎＰ半導体層に設けた場合には、ショットキバリア
の降伏電圧が小さいために、ゲートに印加する入力信号
電圧が著しく制限されてトランジスタ動作を充分に行な
わせることができず、更に逆方向リークを流が大きいと
いう問題を生ずる０ この問題に対処するために既にいく褒かの提案がなされ
ている。その一つにＩｎＰ電子供給層に接する絶縁膜を
介してゲート電極を設ける絶縁ゲート型構造がある。Ｉ
ｎＰはＩｎ空位による表面準位が伝導帯の下端近傍に生
じるのでこの絶縁ゲート型構造が可能であるが、この表
面準位における充放電によって電子供給層と電子蓄積層
との間の界面電位が変動してＦＥＴの動作を不安定とし
ている。
も普通に行なわれているショットキ接合形ゲート構造を
、ＩｎＰ半導体層に設けた場合には、ショットキバリア
の降伏電圧が小さいために、ゲートに印加する入力信号
電圧が著しく制限されてトランジスタ動作を充分に行な
わせることができず、更に逆方向リークを流が大きいと
いう問題を生ずる０ この問題に対処するために既にいく褒かの提案がなされ
ている。その一つにＩｎＰ電子供給層に接する絶縁膜を
介してゲート電極を設ける絶縁ゲート型構造がある。Ｉ
ｎＰはＩｎ空位による表面準位が伝導帯の下端近傍に生
じるのでこの絶縁ゲート型構造が可能であるが、この表
面準位における充放電によって電子供給層と電子蓄積層
との間の界面電位が変動してＦＥＴの動作を不安定とし
ている。
才だ本発明者が先に特願昭５７−１１５１１２号によっ
て提案した方法がある。該発明はｎ注型ＩｎＰ電子供給
層上にｐ型ＩｎＰよりなる層を設けてこのｐ型ＩｎＰ層
上にゲート電極を設けるｐ −ｎ接合型ゲート構造のへ
テロ接合型ＦＥＴを提供するものである。この構造にお
いては絶縁物を介在しないために前記の表面準位が発生
することなく、またリーク電流の発生も伴なわず電子供
給層と電子蓄積層との間の界面準位を安定に制御するこ
とができる。
て提案した方法がある。該発明はｎ注型ＩｎＰ電子供給
層上にｐ型ＩｎＰよりなる層を設けてこのｐ型ＩｎＰ層
上にゲート電極を設けるｐ −ｎ接合型ゲート構造のへ
テロ接合型ＦＥＴを提供するものである。この構造にお
いては絶縁物を介在しないために前記の表面準位が発生
することなく、またリーク電流の発生も伴なわず電子供
給層と電子蓄積層との間の界面準位を安定に制御するこ
とができる。
しかしながら該発明において、ｐ型ＩｎＰ層の不純物濃
度を１×１０１９〔ｃｒＩＬ−３〕程度まで高めなけれ
ばトランスコンダクタンスｇｍが充分に得られず、不純
物濃度をこの値まで高めることは現在容易ではない。
度を１×１０１９〔ｃｒＩＬ−３〕程度まで高めなけれ
ばトランスコンダクタンスｇｍが充分に得られず、不純
物濃度をこの値まで高めることは現在容易ではない。
更にＧａ０．４７ Ｉｎ Ｏ，５３Ａｓを電子蓄積層に
用イテ、電子供給層をＩｎＰ以外の材料によって形成す
る構造が既に知られている。すなわちＩｎＰ結晶に格子
整合が可能なアルミニウム・インジウム・砒素化金物（
Ａｔ０．４８ Ｉｎ Ｏ，５２Ａｓ）にヨッて電子供給
層を形成し、ショットキ接合形ゲートを設けてヘテロ接
合形ＩＴを構成する方法がある。
用イテ、電子供給層をＩｎＰ以外の材料によって形成す
る構造が既に知られている。すなわちＩｎＰ結晶に格子
整合が可能なアルミニウム・インジウム・砒素化金物（
Ａｔ０．４８ Ｉｎ Ｏ，５２Ａｓ）にヨッて電子供給
層を形成し、ショットキ接合形ゲートを設けてヘテロ接
合形ＩＴを構成する方法がある。
しかしながらアルミニウムＣＡＬ）を含んだ化合物半導
体ではドナー準位が深く、電子供給層がこれによって形
成されている場合は電子蓄積層の２次元電子ガスのゲー
ト電位の変調に対する追随に位相遅れを生ずる。またこ
のドナー準位はしばしばＤｘセンターと呼ばれるもので
あって、電子の捕獲放出の活性化エネルギーが大きく例
えば低温７７ （Ｋ）で使用する場合には凍結状態とな
り、凍結前の履歴によって低温時の動作状態が変化Ｔる
問題がある。
体ではドナー準位が深く、電子供給層がこれによって形
成されている場合は電子蓄積層の２次元電子ガスのゲー
ト電位の変調に対する追随に位相遅れを生ずる。またこ
のドナー準位はしばしばＤｘセンターと呼ばれるもので
あって、電子の捕獲放出の活性化エネルギーが大きく例
えば低温７７ （Ｋ）で使用する場合には凍結状態とな
り、凍結前の履歴によって低温時の動作状態が変化Ｔる
問題がある。
更にこの人ｚｏ、４８ Ｉｎ ０．５２Ａｓ層にオーミ
ック接触電極を形成することは極めて困難であって、例
えばＡｔＯ，４８Ｉｎ ０．５２Ａｓ ％子供給層上に
ＧａＯ，４７Ｉｎ Ｏ，５３Ａｓ ｒｉｊＩを設けるな
どの方法が必要とされる。
ック接触電極を形成することは極めて困難であって、例
えばＡｔＯ，４８Ｉｎ ０．５２Ａｓ ％子供給層上に
ＧａＯ，４７Ｉｎ Ｏ，５３Ａｓ ｒｉｊＩを設けるな
どの方法が必要とされる。
Ｆｄ） 発明の目的
本発明は、電子蓄積層がＧａ Ｏ，４７Ｉｎ ０．５３
Ａｓ層に形成され、かつ安定した特性を有するヘテロ接
合型［肺Ｔ１特にそのゲート魯造を提供することを目的
とする。
Ａｓ層に形成され、かつ安定した特性を有するヘテロ接
合型［肺Ｔ１特にそのゲート魯造を提供することを目的
とする。
（ｅｌ 発明の構成
本発明の前記目的は、インジウム・燐化合物（ＩｎＰｌ
よりなる半導体基板と、該基板に格子整合する、ガリウ
ム・インジウム・砒素化合物（Ｇａ ０．４７ ＩｎＯ
，５３Ａｓ）よりなる第１の半導体層と、該第１の半導
体層に接Ｔるインジウム・燐化合物（ＩｎＰ）よりなる
第２の半導体層と、該第２半導体層に接するアルミニウ
ム・インジウム・砒素化合物（Ａ７０．４８ Ｉｎ Ｏ
，５２Ａｓ ）又はアルミニウムーガリウム−インジウ
ム・砒素化合物（ＡｚｘＧａｙＩｎ １−ｘテｙＡｓ）
よりなる第３の半導体層と、該第３の半導体層に接する
ゲート電極とを含んでなる半導体装置により連成される
。
よりなる半導体基板と、該基板に格子整合する、ガリウ
ム・インジウム・砒素化合物（Ｇａ ０．４７ ＩｎＯ
，５３Ａｓ）よりなる第１の半導体層と、該第１の半導
体層に接Ｔるインジウム・燐化合物（ＩｎＰ）よりなる
第２の半導体層と、該第２半導体層に接するアルミニウ
ム・インジウム・砒素化合物（Ａ７０．４８ Ｉｎ Ｏ
，５２Ａｓ ）又はアルミニウムーガリウム−インジウ
ム・砒素化合物（ＡｚｘＧａｙＩｎ １−ｘテｙＡｓ）
よりなる第３の半導体層と、該第３の半導体層に接する
ゲート電極とを含んでなる半導体装置により連成される
。
（ｆｌ 発明の実施例
以下本発明を実施例により図面を参照して具体的に説明
する 男１図（ａ）乃至（ｃｌは不発明の実施例を、その主要
製造工程において示す断面図であり、以下製造工程に従
って説明する。
する 男１図（ａ）乃至（ｃｌは不発明の実施例を、その主要
製造工程において示す断面図であり、以下製造工程に従
って説明する。
第１図（ａ）参照。
例えば鉄（Ｆｅ）がドープされた牛絶縁性ＩｎＰ基板１
上に、ノンドープのＧａ ９．４７ Ｉｎ ０．５３Ａ
ｓ層２を厚き例えば５００（ｎｍ）程度に、例えばシリ
コン（Ｓｉ）を１×１０１７〔信−３〕程度にドープし
たｎ型ＩｎＰ層３を厚さ例えば５０乃至１００ω（ロ）
程度に、ＡｔＯ，４８Ｉｎ０．５２Ａｓ層４を厚さ例え
ば４（ｎｍ）程度に順次エピタキシャル成長させる。
上に、ノンドープのＧａ ９．４７ Ｉｎ ０．５３Ａ
ｓ層２を厚き例えば５００（ｎｍ）程度に、例えばシリ
コン（Ｓｉ）を１×１０１７〔信−３〕程度にドープし
たｎ型ＩｎＰ層３を厚さ例えば５０乃至１００ω（ロ）
程度に、ＡｔＯ，４８Ｉｎ０．５２Ａｓ層４を厚さ例え
ば４（ｎｍ）程度に順次エピタキシャル成長させる。
Ａｔ０．４８ Ｉｎ ０．５２Ａｓ層４はノントープテ
ヨイカ、成長層が結果的にｐ型又はｎ型の何れであって
もよく、また意図的にｐ、ｎ何れかにドープしてもよい
。なお５は電子蓄積層である。
ヨイカ、成長層が結果的にｐ型又はｎ型の何れであって
もよく、また意図的にｐ、ｎ何れかにドープしてもよい
。なお５は電子蓄積層である。
エピタキシャル成長は例えば有機金属熱分解気相成長方
法（ＭＯＣＶＩ）法人塩化物系気相成長方法など任意の
方法で実施してよい。
法（ＭＯＣＶＩ）法人塩化物系気相成長方法など任意の
方法で実施してよい。
第１図（ｂｌ参照。
次いでＡｔＯ，４８Ｉ ｎ ０．５２Ａｓ層４のゲート
領域のみを残す選択的エツチングを行なう、この選択的
エツチングは本夾側例においては弗酸（ＨＦ） ：硝酸
（ＨＮＯ，）＝１ ： １の混合液を用い室温で攪拌し
ながら約１０秒間実施している。この組成の液ではＩｎ
Ｐ層はエツチングされないのでＡｔＯ，４８Ｉｎ０．５
２Ａｓ層のみをとり去ることが可能である。
領域のみを残す選択的エツチングを行なう、この選択的
エツチングは本夾側例においては弗酸（ＨＦ） ：硝酸
（ＨＮＯ，）＝１ ： １の混合液を用い室温で攪拌し
ながら約１０秒間実施している。この組成の液ではＩｎ
Ｐ層はエツチングされないのでＡｔＯ，４８Ｉｎ０．５
２Ａｓ層のみをとり去ることが可能である。
第１凶（Ｃ１参照
ｎ型ＩｎＰ／９３にオーミック接触するソース電極６及
びドレイン電極７を例えば金・ゲルマニウム／金（Ａｕ
Ｇａ／Ａｕ）を用いて形成し、次いでＡｔＯ，４８Ｉ
ｎ ０．５２Ａｓ層４にシ’ｔｓｙトキ接触するゲート
電極８を例えばアルミニウム（Ａｔ）を用いて形成する
。これらの電極の形成は倒れも従来技術によって行なう
ことができる。
びドレイン電極７を例えば金・ゲルマニウム／金（Ａｕ
Ｇａ／Ａｕ）を用いて形成し、次いでＡｔＯ，４８Ｉ
ｎ ０．５２Ａｓ層４にシ’ｔｓｙトキ接触するゲート
電極８を例えばアルミニウム（Ａｔ）を用いて形成する
。これらの電極の形成は倒れも従来技術によって行なう
ことができる。
以上の様にして製造された不実流側のへテロ接本発明ｌ
こおいては先に述べた電子供給層がＡｔＯ，４８Ｉｎ
０．５２Ａｓによって形成された従来例とは異なり、電
子供給にはドナー準位が非常に浅いＩｎＰ層３のＧａ
０．４７ Ｉｎ ０．５３Ａｓ層２とのへテロｉ合寄り
の領域のみが関与Ｊ−るために、電子蓄積層５は極めて
安定となる。
こおいては先に述べた電子供給層がＡｔＯ，４８Ｉｎ
０．５２Ａｓによって形成された従来例とは異なり、電
子供給にはドナー準位が非常に浅いＩｎＰ層３のＧａ
０．４７ Ｉｎ ０．５３Ａｓ層２とのへテロｉ合寄り
の領域のみが関与Ｊ−るために、電子蓄積層５は極めて
安定となる。
またＡｔｏ、４ｓ Ｉｎ ０．５２Ａｓ層４はゲート電
極８の近傍にあるために深いドナー準位も擬フエルミ準
位より充分に上にあって常にイオン化されており、ゲー
ト入力電圧に対する２次元電子ガスの位相遅れを生ずる
要因とはならない。
極８の近傍にあるために深いドナー準位も擬フエルミ準
位より充分に上にあって常にイオン化されており、ゲー
ト入力電圧に対する２次元電子ガスの位相遅れを生ずる
要因とはならない。
Ａｔ０．４８ Ｉｎ０．５２Ａ、８層４にゲートを極８
を設けることによって、バリア高さ例えば０９ｓ（ｅＶ
）程度のショットキ接合を形成することが可能となって
、先に述べたＩｎＰ層におけるショットキ接合形ゲート
構造の問題が解決される。
を設けることによって、バリア高さ例えば０９ｓ（ｅＶ
）程度のショットキ接合を形成することが可能となって
、先に述べたＩｎＰ層におけるショットキ接合形ゲート
構造の問題が解決される。
以上説明した実施例はｎ型ＩｎＰ［子供給層３とゲート
電極８との間にＡｔ０．４８ Ｉｎ ０．５２Ａｓ層４
を設けているが、このシ１ｃｙ）キ接合形ゲート構造は
ＡｔＯ，４８Ｉｎ Ｏ，５２Ａｓに代えてＡｔｘＧａｙ
Ｉｎｔ−ｘ−ｙＡｓによって層４を設けても形成可能で
ある。
電極８との間にＡｔ０．４８ Ｉｎ ０．５２Ａｓ層４
を設けているが、このシ１ｃｙ）キ接合形ゲート構造は
ＡｔＯ，４８Ｉｎ Ｏ，５２Ａｓに代えてＡｔｘＧａｙ
Ｉｎｔ−ｘ−ｙＡｓによって層４を設けても形成可能で
ある。
すなわちＡｔｘＧａｙ Ｉｎ １−ｘ−ｙＡｓ結晶は０
〈Ｘ≦０４８゜０＜ｙ＜ｏ、４７の範囲内の一連の組成
比であるとき、ＩｎＰ結晶との格子整合が可能であって
、その禁制帯幅は１．４５（ｅＶ：］乃’Ｘ＝ ０．７
４ （ｅＶ） ０）ｍＪｌ内ｊｃあり、その特性を選択
して層４に用いることができ同様の効果を得ることがで
きる。なおＡｚｘＧａｙｌｎｌ−ｘ−ｙＡｓはＡｔＯ，
４８Ｉｎ Ｏ，５２Ａｓに比較して液相エピタキシャル
成長が容易である利点を有する。
〈Ｘ≦０４８゜０＜ｙ＜ｏ、４７の範囲内の一連の組成
比であるとき、ＩｎＰ結晶との格子整合が可能であって
、その禁制帯幅は１．４５（ｅＶ：］乃’Ｘ＝ ０．７
４ （ｅＶ） ０）ｍＪｌ内ｊｃあり、その特性を選択
して層４に用いることができ同様の効果を得ることがで
きる。なおＡｚｘＧａｙｌｎｌ−ｘ−ｙＡｓはＡｔＯ，
４８Ｉｎ Ｏ，５２Ａｓに比較して液相エピタキシャル
成長が容易である利点を有する。
なお、本発明によれは先に述べた従来例とは異なり、ソ
ース電極６及びドレイン電極７のオーミック接触をＩｎ
Ｐ層３に直接形成することができて、製造工程が短縮さ
れるのみならず４電路が短縮きれる効果７ｉ−有する。
ース電極６及びドレイン電極７のオーミック接触をＩｎ
Ｐ層３に直接形成することができて、製造工程が短縮さ
れるのみならず４電路が短縮きれる効果７ｉ−有する。
なおｎ型ＩｎＰ電子供給層３の不純物濃度をオーミック
接触電極近傍において増大することも容易に実施するこ
とができる。
接触電極近傍において増大することも容易に実施するこ
とができる。
［ｇｌ 発明の詳細
な説明した如く本発明によれば、特に室温において高い
電子移動度を有するＧａ ０．４７ Ｉｎ Ｏ，５３Ａ
Ｓを電子蓄積層に用いるヘテロ接合型Ｆ’ＥＴに関して
、その動作安定性、リーク電流等の特性が改善され、液
体窒素による冷却を必要とする低温７７ （Ｋ）のみな
らず、室温においてもへテロ接合型ＦＥＴの効果が拡充
されて、情報処理システム等の進展に寄与Ｊ−ることが
てきる。
電子移動度を有するＧａ ０．４７ Ｉｎ Ｏ，５３Ａ
Ｓを電子蓄積層に用いるヘテロ接合型Ｆ’ＥＴに関して
、その動作安定性、リーク電流等の特性が改善され、液
体窒素による冷却を必要とする低温７７ （Ｋ）のみな
らず、室温においてもへテロ接合型ＦＥＴの効果が拡充
されて、情報処理システム等の進展に寄与Ｊ−ることが
てきる。
第１図（ａｔ乃至（Ｃ１は不発明の実施例をその主要製
造工程において示す断面図、第２図はそのエネルギーダ
イヤグラムを示Ｔ０ 図において、１はＩｎＰ基板、２はＧａ ０．４７ Ｉ
ｎ０．５３Ａｓ層、３はＩｎＰ層、４はＡｔ０．４８
Ｉｎ０．５２Ａｓ層、５は電子蓄積層、６はソース電極
、７はドレイン電極、８はゲート電極を示す〇第１ｆｆ
ｊＪ 乙 と ４７ 第２図
造工程において示す断面図、第２図はそのエネルギーダ
イヤグラムを示Ｔ０ 図において、１はＩｎＰ基板、２はＧａ ０．４７ Ｉ
ｎ０．５３Ａｓ層、３はＩｎＰ層、４はＡｔ０．４８
Ｉｎ０．５２Ａｓ層、５は電子蓄積層、６はソース電極
、７はドレイン電極、８はゲート電極を示す〇第１ｆｆ
ｊＪ 乙 と ４７ 第２図
Claims (1)
- インジウム・燐化合物（Ｉｎｋ）よりなる半導体基板と
、該基板に格子整合Ｔる、ガリウム°インジウム・砒素
化合物（Ｇａ０．４７ Ｉｎ０，５３Ａｓ ）よりなる
第１の半導体層と、該第１の半導体層に接するインジウ
ム・燐化合物（Ｉｎｋ）よりなる第２の半導体層と、該
第２の半導体層に接Ｔるアルミニウム・インジウム・砒
素化合物（ＡｔＯ，４８Ｉｎ０．５２Ａｓ）又はアルミ
ニウムーガリウム畢インジウム・砒素化合物（ＡｔＸＧ
ａｙＩｎｌ −ｘ−ｙＡｓ ）よりなる第３の半導体層
と、該第３の半導体層に接するゲート電極とを含んでな
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21013982A JPS59100576A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21013982A JPS59100576A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100576A true JPS59100576A (ja) | 1984-06-09 |
| JPS6357949B2 JPS6357949B2 (ja) | 1988-11-14 |
Family
ID=16584421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21013982A Granted JPS59100576A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100576A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987003742A1 (en) * | 1985-12-13 | 1987-06-18 | Allied Corporation | Mesfet device having a semiconductor surface barrier layer |
| EP0228624A2 (en) * | 1985-12-19 | 1987-07-15 | Sumitomo Electric Industries, Ltd. | Field effect transistor |
| JPH01183859A (ja) * | 1988-01-19 | 1989-07-21 | Sumitomo Electric Ind Ltd | ヘテロ接合電界効果トランジスタ |
| US4962409A (en) * | 1987-01-20 | 1990-10-09 | International Business Machines Corporation | Staggered bandgap gate field effect transistor |
| US5170230A (en) * | 1989-05-10 | 1992-12-08 | Fujitsu Limited | Semiconductor device and production method thereof |
-
1982
- 1982-11-30 JP JP21013982A patent/JPS59100576A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987003742A1 (en) * | 1985-12-13 | 1987-06-18 | Allied Corporation | Mesfet device having a semiconductor surface barrier layer |
| EP0228624A2 (en) * | 1985-12-19 | 1987-07-15 | Sumitomo Electric Industries, Ltd. | Field effect transistor |
| US4764796A (en) * | 1985-12-19 | 1988-08-16 | Sumitomo Electric Industries, Ltd. | Heterojunction field effect transistor with two-dimensional electron layer |
| US4962409A (en) * | 1987-01-20 | 1990-10-09 | International Business Machines Corporation | Staggered bandgap gate field effect transistor |
| JPH01183859A (ja) * | 1988-01-19 | 1989-07-21 | Sumitomo Electric Ind Ltd | ヘテロ接合電界効果トランジスタ |
| JP2652647B2 (ja) * | 1988-01-19 | 1997-09-10 | 住友電気工業株式会社 | ヘテロ接合電界効果トランジスタ |
| US5170230A (en) * | 1989-05-10 | 1992-12-08 | Fujitsu Limited | Semiconductor device and production method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6357949B2 (ja) | 1988-11-14 |
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