JPS5897758A - 共有メモリの制御方式 - Google Patents
共有メモリの制御方式Info
- Publication number
- JPS5897758A JPS5897758A JP19585681A JP19585681A JPS5897758A JP S5897758 A JPS5897758 A JP S5897758A JP 19585681 A JP19585681 A JP 19585681A JP 19585681 A JP19585681 A JP 19585681A JP S5897758 A JPS5897758 A JP S5897758A
- Authority
- JP
- Japan
- Prior art keywords
- shared memory
- interrupt
- processor
- memory
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マルチプロセッサシステム内の共有メモリの
制御方式に関するものである。
制御方式に関するものである。
一般に、マイクロプロセッサを制御の主体としたシステ
ム機器の構成法には大別して２つの方向が考えられる。
ム機器の構成法には大別して２つの方向が考えられる。
１つはシステムが具備すべきノ・−ドウエア及びソフト
ウェアの機能を出来るだけ集中化するという思想に基づ
く構成法であり、他は、徹底して機能・を分割２分散す
るという思想による構成法である。
ウェアの機能を出来るだけ集中化するという思想に基づ
く構成法であり、他は、徹底して機能・を分割２分散す
るという思想による構成法である。
前者のシステムの多くは、価格性能の最適化をねらって
機能集中化の原理の下に設計されているが、サービスの
変更や、新規ノ・−ドウエアの導入に対するシステムの
拡張性が乏しく、また最近のＬＳＩ技術の発達、及びソ
フトプログラミング応用技術の発展が、機能集中化が必
ずしも、システム全体の経済性を達成する最良の方法で
ない事を明らかにしてきている。更に、対象とするシス
テム機器が複数の端末制御の場合は、特にタイミングの
制御が難しいなどの欠点を有する。
機能集中化の原理の下に設計されているが、サービスの
変更や、新規ノ・−ドウエアの導入に対するシステムの
拡張性が乏しく、また最近のＬＳＩ技術の発達、及びソ
フトプログラミング応用技術の発展が、機能集中化が必
ずしも、システム全体の経済性を達成する最良の方法で
ない事を明らかにしてきている。更に、対象とするシス
テム機器が複数の端末制御の場合は、特にタイミングの
制御が難しいなどの欠点を有する。
コレニ対し、後者のマルチプロセッサシステムを構成す
る目的は、前者と比較してシステムとしてのパフォーマ
ンスを向上させ、機能の融通性を３．７ 高める点にある。これにマイクロプロセッサを用いれば
、プロセッサ自体が安価であることや、周辺制御ＩＣと
組合せて数チップのＬＳＩで構成できるため、多数の論
理素子を用いた従来のものに比べて、信頼性が増す事や
、融通性を持たせるために多くの時間と費用を要した従
来のプログラムに比べて、比較的容易に適用できるなど
の大きな利点がある。
る目的は、前者と比較してシステムとしてのパフォーマ
ンスを向上させ、機能の融通性を３．７ 高める点にある。これにマイクロプロセッサを用いれば
、プロセッサ自体が安価であることや、周辺制御ＩＣと
組合せて数チップのＬＳＩで構成できるため、多数の論
理素子を用いた従来のものに比べて、信頼性が増す事や
、融通性を持たせるために多くの時間と費用を要した従
来のプログラムに比べて、比較的容易に適用できるなど
の大きな利点がある。
この場合、特に複数のＶＯ等の制御をそれぞれの制御専
用マイクロプロセッサ複数個で行うシステム機器では、
これらの各プロセッサ間のタスク実行、データ転送等の
制御において、システム全体を管理するマスタプロセッ
サが必要である。この様なマルチプロセッサシステムに
於てまず問題となるのは各プロセッサ間の通信方式であ
る。従来では、この場合の通信制御手段として、相互の
割込みにより、各プ西セッサの専用メモリへデータを格
納し、タスクの実行を行う方法が採られ七いだが、イン
ターフェース上の同期タイミング制御、更に、マスタフ
ロセッサから各制御用プ、ロセ１Ｎ問”’；！ｒ ５８
− ９７７５８（２）ツサへの即時割込制御などの点に
於てソフト、ハードを含めた処理の困難さを有していた
。
用マイクロプロセッサ複数個で行うシステム機器では、
これらの各プロセッサ間のタスク実行、データ転送等の
制御において、システム全体を管理するマスタプロセッ
サが必要である。この様なマルチプロセッサシステムに
於てまず問題となるのは各プロセッサ間の通信方式であ
る。従来では、この場合の通信制御手段として、相互の
割込みにより、各プ西セッサの専用メモリへデータを格
納し、タスクの実行を行う方法が採られ七いだが、イン
ターフェース上の同期タイミング制御、更に、マスタフ
ロセッサから各制御用プ、ロセ１Ｎ問”’；！ｒ ５８
− ９７７５８（２）ツサへの即時割込制御などの点に
於てソフト、ハードを含めた処理の困難さを有していた
。
更にかかるマルチプロセッサシステムのデータ転送方式
として、マルチプロセッサ内に、マスタ／スレーブ型の
共有メモリを配する方式が提案されている。しかしなが
ら、従来の共有メモリ方式では、マスタプロセッサ又は
スレーブプロセッサが共有メモリにアクセスする場合、
一度に一つのアクセス要求しか処理する事ができず、そ
のためプロセッサのアクセス要求が重なった場合は、１
つのプロセッサの要求だけ受けつけ、その他のプロセッ
サは待たせておく必要があった。そのため、プロセッサ
が共有メモリにアクセスする場合、目的のプロセッサが
使用する事を示すフラグをパスコントローラヘセットし
、他のプロセッサの使用を禁じて使用が終えると、フラ
グをリセットするという方式を採っていた。
として、マルチプロセッサ内に、マスタ／スレーブ型の
共有メモリを配する方式が提案されている。しかしなが
ら、従来の共有メモリ方式では、マスタプロセッサ又は
スレーブプロセッサが共有メモリにアクセスする場合、
一度に一つのアクセス要求しか処理する事ができず、そ
のためプロセッサのアクセス要求が重なった場合は、１
つのプロセッサの要求だけ受けつけ、その他のプロセッ
サは待たせておく必要があった。そのため、プロセッサ
が共有メモリにアクセスする場合、目的のプロセッサが
使用する事を示すフラグをパスコントローラヘセットし
、他のプロセッサの使用を禁じて使用が終えると、フラ
グをリセットするという方式を採っていた。
この様な方式では、共有メモリ外部にバスコントローラ
制御回路などの制御部が必要で、そのため、ソフト上の
使用管理が生じ、共有メモリの実質的利用効率の低下を
生じていた。
制御回路などの制御部が必要で、そのため、ソフト上の
使用管理が生じ、共有メモリの実質的利用効率の低下を
生じていた。
本発明は、マルチプロセッサ間の通信方式として各プロ
セッサにマスタ／スレーブ型のメモリ共有部を配し、か
つ共有メモリ内に配設された割込ｆｆｔｌＪ 御レジス
タと、マスタ／スレーブプロセッサの自動アクセス制御
部によって、上記の如き欠点のない、かつ、共有メモリ
の自動アクセス制御可能な新規データ転送制御方式を提
供するものである。
セッサにマスタ／スレーブ型のメモリ共有部を配し、か
つ共有メモリ内に配設された割込ｆｆｔｌＪ 御レジス
タと、マスタ／スレーブプロセッサの自動アクセス制御
部によって、上記の如き欠点のない、かつ、共有メモリ
の自動アクセス制御可能な新規データ転送制御方式を提
供するものである。
以下本発明の一実施例を図面を用いて詳細に説明する、
第１図に、マルチプロセッサシステムの一例を示す。こ
の構成アはマスタプロセッサ１０１（例えばＬ−１６ム
）部に共有メモｌ７１０２を配し、このメモリ空間をス
レーブプロセッサ１０３（例えば６８０２）複数個が、
各々のメモリ領域を分割して使用する。したがって、マ
スタープロセッサ１０１側から見ると１つの、スレーフ
フロ・セッサ１０３側から見ると複数の共有メモリがあ
るように構成される。例えば、スレーブプロセッサが３
個あれば、共有メモリ１０２のそれぞれの先頭アドレス
を！’２０００’として、最下部アドレスＸ’２７１Ｆ
Ｌの２にバイトの固定値として、それぞれのメモリを有
する。一方マスタプロセツサ１０１は共有メモリ１ｏ２
の先頭アドレスをＸ’８０００’として、ｘ’５ｏｏｏ
’〜Ｘ ’８７ Ｆ Ｆまでの２にバイトをスレーブプ
Ｏセｙす猶１に、ｘ’９０００’ 〜ｘ’ｇ７ Ｆ Ｆ
までの２にバイトをスレーブプロセッサ嵐２に、Ｘ１人
０００′〜ｘ′ム７ＦＦまでの２にバイトをスレーブプ
ロセッサ嵐３に４にバイトバウンダリイで割り当てる。
第１図に、マルチプロセッサシステムの一例を示す。こ
の構成アはマスタプロセッサ１０１（例えばＬ−１６ム
）部に共有メモｌ７１０２を配し、このメモリ空間をス
レーブプロセッサ１０３（例えば６８０２）複数個が、
各々のメモリ領域を分割して使用する。したがって、マ
スタープロセッサ１０１側から見ると１つの、スレーフ
フロ・セッサ１０３側から見ると複数の共有メモリがあ
るように構成される。例えば、スレーブプロセッサが３
個あれば、共有メモリ１０２のそれぞれの先頭アドレス
を！’２０００’として、最下部アドレスＸ’２７１Ｆ
Ｌの２にバイトの固定値として、それぞれのメモリを有
する。一方マスタプロセツサ１０１は共有メモリ１ｏ２
の先頭アドレスをＸ’８０００’として、ｘ’５ｏｏｏ
’〜Ｘ ’８７ Ｆ Ｆまでの２にバイトをスレーブプ
Ｏセｙす猶１に、ｘ’９０００’ 〜ｘ’ｇ７ Ｆ Ｆ
までの２にバイトをスレーブプロセッサ嵐２に、Ｘ１人
０００′〜ｘ′ム７ＦＦまでの２にバイトをスレーブプ
ロセッサ嵐３に４にバイトバウンダリイで割り当てる。
この様子を第４図に示し、詳細は後述する。以下、この
共有メモリ構成で説明するが、このマスタプロセッサ、
及びスレーブプロセッサのアドレス空間は設計上におい
て任意の構成とすることは勿論、自由である。実施例の
如く、マスタフロセッサがＬ−１ｅ人、スレーブプロセ
ッサが６８０２の場合の共有メモリのインターフェース
は第２図に示すようになる。
共有メモリ構成で説明するが、このマスタプロセッサ、
及びスレーブプロセッサのアドレス空間は設計上におい
て任意の構成とすることは勿論、自由である。実施例の
如く、マスタフロセッサがＬ−１ｅ人、スレーブプロセ
ッサが６８０２の場合の共有メモリのインターフェース
は第２図に示すようになる。
以下、本実施例では、マスタプロセッサとしてＬ−１６
ムヲ使用し、スレーブプロセッサに６８０２を使用した
場合について説明する。Ｌ−１６ムは１６ｂｉｔ構成で
あるが上８ｂ工ｔは使わず、下ｓｂｉｔのみを使用する
。なお、以下の説明ではマスタープロセッサを単にＬ−
１６ム、スレーブプロセッサを単に６８０２と表現する
。
ムヲ使用し、スレーブプロセッサに６８０２を使用した
場合について説明する。Ｌ−１６ムは１６ｂｉｔ構成で
あるが上８ｂ工ｔは使わず、下ｓｂｉｔのみを使用する
。なお、以下の説明ではマスタープロセッサを単にＬ−
１６ム、スレーブプロセッサを単に６８０２と表現する
。
第２図において、１は共有メモリで、実施例では２にバ
イトのＲＡＭ （ランダムアクセスメモリ）とする。１
８は共有メモリに対するスレーブプロセッサ６８０２側
のインターフェース部で、１９はマスタプロセッサＬ−
１６ム側のインターフェース部である。２，６はそれぞ
れのプロセッサのデータ線１４ν １ｏの双方向データ
バッファを示す。３，６は同様にアドレス線１５．１１
のアドレスバッファで、アドレスセレクタ８を通シて、
共有メモリ１にそれぞれ接続されている。９は制御回路
で、６８０２よシのタイミング制御線１６とコントロー
ルバラフシ４．又はＬ−１６ムよりのタイミング制御線
１２とコントロールバッファ７を切換えて、双方のプロ
セッサよりの共有メモリへのデータ書き込み、又はデー
タ読み出しの制御を行う。１３．１７は割込線で、本発
明の特徴とする共有メモリ内に配設された割込制御レジ
スタに接続されている。これについては後で詳細に述べ
る。
イトのＲＡＭ （ランダムアクセスメモリ）とする。１
８は共有メモリに対するスレーブプロセッサ６８０２側
のインターフェース部で、１９はマスタプロセッサＬ−
１６ム側のインターフェース部である。２，６はそれぞ
れのプロセッサのデータ線１４ν １ｏの双方向データ
バッファを示す。３，６は同様にアドレス線１５．１１
のアドレスバッファで、アドレスセレクタ８を通シて、
共有メモリ１にそれぞれ接続されている。９は制御回路
で、６８０２よシのタイミング制御線１６とコントロー
ルバラフシ４．又はＬ−１６ムよりのタイミング制御線
１２とコントロールバッファ７を切換えて、双方のプロ
セッサよりの共有メモリへのデータ書き込み、又はデー
タ読み出しの制御を行う。１３．１７は割込線で、本発
明の特徴とする共有メモリ内に配設された割込制御レジ
スタに接続されている。これについては後で詳細に述べ
る。
第３図は、本発明における共有メモリの自動アクセス制
御部の詳細を示すもので、第２図の制御回路ｓｙ コ
ントロールバッファ４．７、及びタイミング制御線１６
ｙ１２部の動作説明図である。
御部の詳細を示すもので、第２図の制御回路ｓｙ コ
ントロールバッファ４．７、及びタイミング制御線１６
ｙ１２部の動作説明図である。
第２図と同一部分には同一符号を付す。図において、２
２は６８０２よりの共有メモリアクセス要求線、２０は
Ｌ−１６ムよりの共有メモリアクセス要求線で、２３．
２１はそれぞれのプロセッサのアクセス要求受付部、２
４はアクセス優先制御回路、２８．２７は各プロセッサ
の双方向データバッファ２，５の切換えを行なう制御線
で、２９は共有メモリ１の書き゛込み、読み出しを行な
う制御線である。又、１ｓ’、１１’は各々６８０２お
よびＬ−１６ムのアドレス線でアドレス切換側ＮＭ３０
で、アドレス切換回路８を切換えて６８０２゜Ｌ−１６
ムとのアドレス線を切換える。
２は６８０２よりの共有メモリアクセス要求線、２０は
Ｌ−１６ムよりの共有メモリアクセス要求線で、２３．
２１はそれぞれのプロセッサのアクセス要求受付部、２
４はアクセス優先制御回路、２８．２７は各プロセッサ
の双方向データバッファ２，５の切換えを行なう制御線
で、２９は共有メモリ１の書き゛込み、読み出しを行な
う制御線である。又、１ｓ’、１１’は各々６８０２お
よびＬ−１６ムのアドレス線でアドレス切換側ＮＭ３０
で、アドレス切換回路８を切換えて６８０２゜Ｌ−１６
ムとのアドレス線を切換える。
この制御部の動作は、先に共有メモリ１にアクセス要求
を出した方のプロセッサが優先され、他のプロセッサは
アクセスの要求のタイミングを遅らす信号２６．又は２
５をフリップフロップ等で構成されたアクセス優先回路
２４から出力し、共有メモリ１の使用を待たせる。また
既に一方のプロセッサが共有メモリ１をアクセスしてい
る場合は、使用が終り次第、直ちにアクセス可能な様に
アクセス遅延信号２６．又は２５を出力する。この制御
は自動的にアクセス要求受付部２１．２３およびアクセ
ス優先制御回路２４より成るハード回路部で制御するも
ので、従来例の如く、外部のバスコントローラへフラグ
をセットするなどのソフトプログラム上で管理する必要
は一切なく、共有メモリアクセスの使用効率を高める特
徴を有す〜 るものである。
を出した方のプロセッサが優先され、他のプロセッサは
アクセスの要求のタイミングを遅らす信号２６．又は２
５をフリップフロップ等で構成されたアクセス優先回路
２４から出力し、共有メモリ１の使用を待たせる。また
既に一方のプロセッサが共有メモリ１をアクセスしてい
る場合は、使用が終り次第、直ちにアクセス可能な様に
アクセス遅延信号２６．又は２５を出力する。この制御
は自動的にアクセス要求受付部２１．２３およびアクセ
ス優先制御回路２４より成るハード回路部で制御するも
ので、従来例の如く、外部のバスコントローラへフラグ
をセットするなどのソフトプログラム上で管理する必要
は一切なく、共有メモリアクセスの使用効率を高める特
徴を有す〜 るものである。
次に、本発明の特徴とする割込制御方式につりで説明す
る。Ｌ−１６ム、６８０２双方のプロセッサ間のデータ
受渡しは、第４図に示す如く、共有メモリ内部の各６８
０２に対して各々２０４６バイトの専用メモリ領域３１
を設ける。その１つに注目し、その先頭アドレス３７を
Ｘ’２０００’とす１゜ れば、最下部２アドレスの内、！’２７１Ｅ’番地を割
込要求レジスタ３２（以下ＩＲＱＲと呼ぶ）、！’２７
７ Ｆ／番地を割込受付レジスタ３３（以下Ｉ ＲＶＲ
と呼ぶ）として使用する。一方Ｌ−１６ム側から見ると
、共有メモリの先頭アドレスをｘ’ａｏｏｏ’とすれば
、同様に、共有メモリ内の専用メモリ領域３４の最下部
２アドレスの内、！’８７ＦＫ’番地に、割込受付レジ
スタｓｓ （ＩＲＶＲ） 、Ｘ’８７ＦＦ’番地に割込
要求レジスタ３ｅ、（ＩＲＱＲ）を持つ。
る。Ｌ−１６ム、６８０２双方のプロセッサ間のデータ
受渡しは、第４図に示す如く、共有メモリ内部の各６８
０２に対して各々２０４６バイトの専用メモリ領域３１
を設ける。その１つに注目し、その先頭アドレス３７を
Ｘ’２０００’とす１゜ れば、最下部２アドレスの内、！’２７１Ｅ’番地を割
込要求レジスタ３２（以下ＩＲＱＲと呼ぶ）、！’２７
７ Ｆ／番地を割込受付レジスタ３３（以下Ｉ ＲＶＲ
と呼ぶ）として使用する。一方Ｌ−１６ム側から見ると
、共有メモリの先頭アドレスをｘ’ａｏｏｏ’とすれば
、同様に、共有メモリ内の専用メモリ領域３４の最下部
２アドレスの内、！’８７ＦＫ’番地に、割込受付レジ
スタｓｓ （ＩＲＶＲ） 、Ｘ’８７ＦＦ’番地に割込
要求レジスタ３ｅ、（ＩＲＱＲ）を持つ。
第４図ではこの内対応する６８０２．１台についてのみ
しか図示していないが、前記の如（、６８０２が３台あ
れば、更に、ＩＲＶＲは！’９７ＦＫ’とｚ／−ム７Ｆ
ＩＣ’ に、ＩＲＱＲは！’９７ＦＦ／とＸ′ム７Ｆ
Ｆ／に各６８０２に対応する割込制御レジスタが存在す
ることになる。しかしながら、Ｌ−１６ムの割込要求レ
ジスタ、割込受付レジスタの番地は上位４６ｂｉｔノア
ドレ・スを考慮すれば、この割込レジスタは１つのアド
レスで代表する事が可能である。即ち、６８ｏ２側のＩ
ＲＱＲ，ＩＲＶＲは該当ノアドレス８ｂｉｔの内１ ｂ
ｉｔのデータのみを使用するが、Ｌ−１６Ａ側のＩＲＱ
Ｒは８ ｂｉｔ構成で、前記の如く、各６８０２の割込
線に割り当てておく。
しか図示していないが、前記の如（、６８０２が３台あ
れば、更に、ＩＲＶＲは！’９７ＦＫ’とｚ／−ム７Ｆ
ＩＣ’ に、ＩＲＱＲは！’９７ＦＦ／とＸ′ム７Ｆ
Ｆ／に各６８０２に対応する割込制御レジスタが存在す
ることになる。しかしながら、Ｌ−１６ムの割込要求レ
ジスタ、割込受付レジスタの番地は上位４６ｂｉｔノア
ドレ・スを考慮すれば、この割込レジスタは１つのアド
レスで代表する事が可能である。即ち、６８ｏ２側のＩ
ＲＱＲ，ＩＲＶＲは該当ノアドレス８ｂｉｔの内１ ｂ
ｉｔのデータのみを使用するが、Ｌ−１６Ａ側のＩＲＱ
Ｒは８ ｂｉｔ構成で、前記の如く、各６８０２の割込
線に割り当てておく。
更に、ＩＲＶＲのみは１６ｂｉｔ構成として、上位８ｂ
ｉｔを各６８ｏ２よ如の割込をマスクする機能として使
用し、下８ｂｉｔを各６８０２よりの割込受付ビットと
して使用する。これを第５図に示す。
ｉｔを各６８ｏ２よ如の割込をマスクする機能として使
用し、下８ｂｉｔを各６８０２よりの割込受付ビットと
して使用する。これを第５図に示す。
（１）Ｌ−１６ムから６８ｏ２への割込（ａ）ＩＲＱＨ
の動作 第４図に示す様に、ＩＲＱＲ３２の割り当てられた６８
ｏ２プロセツサの対応するビットをＬ／ １１７にして
ＩＲＱＨに書き込み動作を行うと、フリップフロップ４
ｏがセットされ、割込線１７を通じて、６８０２に割込
が発生する。
の動作 第４図に示す様に、ＩＲＱＲ３２の割り当てられた６８
ｏ２プロセツサの対応するビットをＬ／ １１７にして
ＩＲＱＨに書き込み動作を行うと、フリップフロップ４
ｏがセットされ、割込線１７を通じて、６８０２に割込
が発生する。
（ｂ）ＩＲＶＲの動作
６８ｏ２は割込処理をし、ＩＲＶＲ３３をエコーリセッ
トすると、フリップフロップ４ｏがリセットされると同
時に該当ビットがＯ″にリセットされ割込が解除される
。
トすると、フリップフロップ４ｏがリセットされると同
時に該当ビットがＯ″にリセットされ割込が解除される
。
（２）６８０２からＬ−１６ムへの割込（ａ）ＩＲＱＨ
の動作 ＩＲＱＲ３２に書き込み動作を行うと、第６図に示す、
ＩＲＶＲ３５の上ｓ ｂｉｔの対応するマスクレジスタ
が７１“であれば、フリップフロップ３９がセットされ
、割込線１３を通じてＬ−１６Ａに割込が発生する。但
し、ＩＲＶＲｓｓの対応するマスクレジスタが／／ □
ｌ／であれば、割込は保持され、マスクレジスタをＩ
Ｉ Ｉ Ｌ／にセットすると、その時点でＬ−１６ムに
割込がかかる。
の動作 ＩＲＱＲ３２に書き込み動作を行うと、第６図に示す、
ＩＲＶＲ３５の上ｓ ｂｉｔの対応するマスクレジスタ
が７１“であれば、フリップフロップ３９がセットされ
、割込線１３を通じてＬ−１６Ａに割込が発生する。但
し、ＩＲＶＲｓｓの対応するマスクレジスタが／／ □
ｌ／であれば、割込は保持され、マスクレジスタをＩ
Ｉ Ｉ Ｌ／にセットすると、その時点でＬ−１６ムに
割込がかかる。
（ｂ）ＩＲＶＲの動作
ＩＲＶＲｓｓをエコーリセットすると、フリップフロッ
プ３９がリセットされると同時に該当ビットが“ｏ″に
リセットされ、割込が解除される。
プ３９がリセットされると同時に該当ビットが“ｏ″に
リセットされ、割込が解除される。
第６図に割込制御の具体回路例を示す。以）に第７図の
タイミング図と共に説明する。
タイミング図と共に説明する。
（１）Ｌ−１６ムから６８ｏ２へ割込をかけるときは（
第７図（ＩＬ）） 、まずＩ ＲＱＨの割込要求ビット
６５を読み出し、６８０２側で割込処理を終了している
か否かを調べる。既に、処理を終了１３ 、 していれば、フリップフロップ４３のＱ出力はｏ″とな
っているので、再度ＩＲＱＨの必要なビットに１“をセ
ットし、ＩＲＱＨに書き込み動作５１をすればフリップ
フロップ４３のＱ出力は反転しｏ″となり対象の６８０
２に割込が発生する。６８０２側ではＩＲＶＲ信号５３
を読み出して書き込む動作（エコーリセット５４）をす
ればフリップフロップ４３の出力は反転し、割込はリセ
ットされることになる。
第７図（ＩＬ）） 、まずＩ ＲＱＨの割込要求ビット
６５を読み出し、６８０２側で割込処理を終了している
か否かを調べる。既に、処理を終了１３ 、 していれば、フリップフロップ４３のＱ出力はｏ″とな
っているので、再度ＩＲＱＨの必要なビットに１“をセ
ットし、ＩＲＱＨに書き込み動作５１をすればフリップ
フロップ４３のＱ出力は反転しｏ″となり対象の６８０
２に割込が発生する。６８０２側ではＩＲＶＲ信号５３
を読み出して書き込む動作（エコーリセット５４）をす
ればフリップフロップ４３の出力は反転し、割込はリセ
ットされることになる。
？）６８０２側からＬ−１６へ割込をかけるときは（第
７図（２Ｌ））、同様に、ＩＲＱＨの割込要求ビット５
６を読み出しＬ−１６Ａ側で割込処理を終了しているか
否かを調べる。既に処理を終了していれば、フリップフ
ロップ４２のＱ出力は０“にリセットされているので、
再度、ＩＲＱＨに書き込み動作５７をすれば、フリップ
フロップ４２のＱ出力は１１″にセットされ、Ｌ−１６
ムに割込が発生する゛。Ｌ−１６人側ではＩＲＶＲ信号
６８を読み出し、書き込む動作（エコーリセット６９）
をすればフリップフロップ４２のＱ出力は反転し、割込
はリセットされる。
７図（２Ｌ））、同様に、ＩＲＱＨの割込要求ビット５
６を読み出しＬ−１６Ａ側で割込処理を終了しているか
否かを調べる。既に処理を終了していれば、フリップフ
ロップ４２のＱ出力は０“にリセットされているので、
再度、ＩＲＱＨに書き込み動作５７をすれば、フリップ
フロップ４２のＱ出力は１１″にセットされ、Ｌ−１６
ムに割込が発生する゛。Ｌ−１６人側ではＩＲＶＲ信号
６８を読み出し、書き込む動作（エコーリセット６９）
をすればフリップフロップ４２のＱ出力は反転し、割込
はリセットされる。
ここで、４１はＩＲＶＲの割込マスクレジスタで、通常
はＬ−１６Ａ側のデータラインの特定ビットに割り当て
ておく。このビット選択にはジャンパー線などを用いる
と、種々の設定に都合が良い。
はＬ−１６Ａ側のデータラインの特定ビットに割り当て
ておく。このビット選択にはジャンパー線などを用いる
と、種々の設定に都合が良い。
更に共有メモリの使用法としては、メモリが２にバイト
の構成であれば１にバイト毎に分割して、上１にバイト
をＬ−１６人から６８ｏ２へのデータ転送エリス下１に
バイトを６８ｏ２からＬ−１６Ａへのデータ転送エリア
とし、更に共有メモリの先頭アドレスを第４図に示すコ
マンドレジスタ（ＩＣＭＲ）３７．後半１にバイトの先
頭アドレスをステータスレジスタ（ＩＳＴＲ）３８とし
て使用すると、例えばソフトウェア制御上で、ＩＣＭＲ
３７にデータをセットし、各６８０２へ割込により、タ
スク起動をかけ、終了後にそのｌ５ＴＲ３８のデータを
把握する事で、Ｌ−１６ムがシステム全体を管理する事
ができ好都合である。
の構成であれば１にバイト毎に分割して、上１にバイト
をＬ−１６人から６８ｏ２へのデータ転送エリス下１に
バイトを６８ｏ２からＬ−１６Ａへのデータ転送エリア
とし、更に共有メモリの先頭アドレスを第４図に示すコ
マンドレジスタ（ＩＣＭＲ）３７．後半１にバイトの先
頭アドレスをステータスレジスタ（ＩＳＴＲ）３８とし
て使用すると、例えばソフトウェア制御上で、ＩＣＭＲ
３７にデータをセットし、各６８０２へ割込により、タ
スク起動をかけ、終了後にそのｌ５ＴＲ３８のデータを
把握する事で、Ｌ−１６ムがシステム全体を管理する事
ができ好都合である。
又、Ｌ−１６Ａが各６８０２に対し、同時に割込をかけ
ることが必要な場合がある。この時は、前記の如く割込
要求レジスタ（Ｉ ＲＱ Ｒ）の該当するビットにＩ／
Ｉ Ｌ／をセットして、ＩＲＱＲのＸ／−ム了ＦＦ＋
に書き込み動作を行えばよい。即ち、Ｌ−１６人の
アドレス切換端子（図示せず）の上位アドレス２番目、
３番目を割込レジスタを使用する時、アドレス選定をフ
リーにしておくことにより、ＩＲＶＲとＩＲＱＲをＸ／
ム７ＦＫ１番地とＸ／ム７ＦＦ’番地のそれぞれ１ケ所
にまとめる事ができる。つまりｚＬム７ Ｆ Ｅ’、
ｘ’ム７ＦＦ’番地のＩＲＶＲ，ＩＲＱＲをアクセス
してもｘ’８７ＦＩＣ’、 ｘ’８７ＦＦ’、 ｘ’９
７７に’。
ることが必要な場合がある。この時は、前記の如く割込
要求レジスタ（Ｉ ＲＱ Ｒ）の該当するビットにＩ／
Ｉ Ｌ／をセットして、ＩＲＱＲのＸ／−ム了ＦＦ＋
に書き込み動作を行えばよい。即ち、Ｌ−１６人の
アドレス切換端子（図示せず）の上位アドレス２番目、
３番目を割込レジスタを使用する時、アドレス選定をフ
リーにしておくことにより、ＩＲＶＲとＩＲＱＲをＸ／
ム７ＦＫ１番地とＸ／ム７ＦＦ’番地のそれぞれ１ケ所
にまとめる事ができる。つまりｚＬム７ Ｆ Ｅ’、
ｘ’ム７ＦＦ’番地のＩＲＶＲ，ＩＲＱＲをアクセス
してもｘ’８７ＦＩＣ’、 ｘ’８７ＦＦ’、 ｘ’９
７７に’。
Ｘ’９７ Ｆ Ｆ’番地も同時にアクセスする事が可能
となる。従って、必要な６８０２に対応するＩＲＱＨの
ビット位置にＬ／ ２ ／ｌをセットし割込をかける事
で並列割込の制御も可能と゛なり、処理の即時性の向上
も図る事ができる。
となる。従って、必要な６８０２に対応するＩＲＱＨの
ビット位置にＬ／ ２ ／ｌをセットし割込をかける事
で並列割込の制御も可能と゛なり、処理の即時性の向上
も図る事ができる。
以上の様に割込レジスタは情報伝送のタイミング制御用
で、従来の如く、共有メモリの使用権レジスタの様な使
用法と全く動作を異にしている。
で、従来の如く、共有メモリの使用権レジスタの様な使
用法と全く動作を異にしている。
このため、前述のメモリアクセスの自動制御効果も重畳
し、共有メモリの利用効率を大いに高めるものである。
し、共有メモリの利用効率を大いに高めるものである。
本実施例ではマスタプロセッサにＬ−１６ム。
スレーブプロセッサに６８０２を使用した場合について
説明しだが、この組合せは他のいかなるマイクロプロセ
ッサでも適用できることは言うまでもない。
説明しだが、この組合せは他のいかなるマイクロプロセ
ッサでも適用できることは言うまでもない。
更に、割込制御レジスタを共有メモリの最下部に配置し
たが、この配置は任意の場所でもかまわないことは勿論
である。
たが、この配置は任意の場所でもかまわないことは勿論
である。
本発明の如くマスタ／スレーブ型のマルチプロセッサに
おいて、上記の割込制御方式を持つ共有メ′モリを構成
する事により、次の特徴が挙げられる。
おいて、上記の割込制御方式を持つ共有メ′モリを構成
する事により、次の特徴が挙げられる。
（１） マスタプロセッサが各スレーブプロセッサに対
し、並列割込制御を可能にしたため、複数処理の即時性
の向上と、データ転送の効率と高速化を実現できる。
し、並列割込制御を可能にしたため、複数処理の即時性
の向上と、データ転送の効率と高速化を実現できる。
（２） マスタプロセッサのバスを開放した事により
、１７７、。
、１７７、。
システム全体のデータ転送効率を向−ヒできる。
（３） スレーブプロセッサのソフトウェアは独立し
た生機能のモジー−ル化がはかれ、マスタプロセッサを
含めたソフトウェア実現の軽減゛を図れる。
た生機能のモジー−ル化がはかれ、マスタプロセッサを
含めたソフトウェア実現の軽減゛を図れる。
（４）本制御方式は、複合機能を有するメカニズム制御
系には最適で、各スレーブプロセッサの明確な作業分担
によって処理の即時性の向上をはかｐ、ハードウェア回
路の負担とソフトデバッグの時間の大巾な軽減を図る事
が可能となる。
系には最適で、各スレーブプロセッサの明確な作業分担
によって処理の即時性の向上をはかｐ、ハードウェア回
路の負担とソフトデバッグの時間の大巾な軽減を図る事
が可能となる。
第１図は本発明による共有メモ’Ｊ Ｑ制御方式に使用
されるマルチプロセッサシステムの構成例を示すブロッ
ク図、第２図は第１図の共有メモリ部の回路構成を示す
ブロック図、第３図は第２図の要部詳測図、第４図およ
び第５図は本発明による割込制御方式の動作説明図、第
６図は本発明に使用される割込制御回路の構成例を示す
結線図、第７図（！Ｌ）、 （ｂ）は第６図の回路の動
作を説明するためのタイミング図である。 １０１・・・・・・マスタプロセッサ、１０２・・・・
・・共有メモ！Ｊ、１０３・・・・・・スレーブプロセ
ッサ、１・山・・共有メモｌハ２，６・・・・シ・デー
タバッファ、３，６・・・・・・アドレスバッファ、４
，７・・・・・・コントロールバッファ、８・・・・・
・アドレスセレクタ、９・・・・・・制御回路、１８，
１９・・・・・・インターフェース、２１゜２３・・・
・・・アクセス受付部、２４・・・・・・アクセス優先
制御回路、３２，３６・・・・・・割込要求レジスタ、
３３．３５・・・・・・割込受付レジスタ、３９，４０
・・・・・・フリップフロップ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １θ２ ／θ３ 第２図 第３図 ６２６ 第４図 １汐θ２−アト°νズ２Ｆ’ｌ’３ Ｌ−
／（のアドレスＪｆｆｉ間ｂ １−／ｌＡ−＋〆θρ２釣込
されるマルチプロセッサシステムの構成例を示すブロッ
ク図、第２図は第１図の共有メモリ部の回路構成を示す
ブロック図、第３図は第２図の要部詳測図、第４図およ
び第５図は本発明による割込制御方式の動作説明図、第
６図は本発明に使用される割込制御回路の構成例を示す
結線図、第７図（！Ｌ）、 （ｂ）は第６図の回路の動
作を説明するためのタイミング図である。 １０１・・・・・・マスタプロセッサ、１０２・・・・
・・共有メモ！Ｊ、１０３・・・・・・スレーブプロセ
ッサ、１・山・・共有メモｌハ２，６・・・・シ・デー
タバッファ、３，６・・・・・・アドレスバッファ、４
，７・・・・・・コントロールバッファ、８・・・・・
・アドレスセレクタ、９・・・・・・制御回路、１８，
１９・・・・・・インターフェース、２１゜２３・・・
・・・アクセス受付部、２４・・・・・・アクセス優先
制御回路、３２，３６・・・・・・割込要求レジスタ、
３３．３５・・・・・・割込受付レジスタ、３９，４０
・・・・・・フリップフロップ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １θ２ ／θ３ 第２図 第３図 ６２６ 第４図 １汐θ２−アト°νズ２Ｆ’ｌ’３ Ｌ−
／（のアドレスＪｆｆｉ間ｂ １−／ｌＡ−＋〆θρ２釣込
Claims (2)
- （１）共有メモリ内の特定アドレスに割込要求レジスタ
と割込受付レジスタを設けて各プロセッサ間で並列割込
制御を行なわせ、かつ共有メモリのアクセスをアクセス
要求受付部およびアクセス優先回路によシ自動制御し、
前記共有メモリの同時データ転送制御を行なうことを特
徴とする共有メモリの制御方式。 - （２））マスタプロセッサが構成する割込受付レジスタ
は、割込マスク機能を有し、割込要求レジスタと共にそ
れぞれ任意のビット選択構造を持つ事を特徴とする特許
請求の範囲第１項記載の共有メモリの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19585681A JPS5897758A (ja) | 1981-12-04 | 1981-12-04 | 共有メモリの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19585681A JPS5897758A (ja) | 1981-12-04 | 1981-12-04 | 共有メモリの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5897758A true JPS5897758A (ja) | 1983-06-10 |
Family
ID=16348131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19585681A Pending JPS5897758A (ja) | 1981-12-04 | 1981-12-04 | 共有メモリの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897758A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62290909A (ja) * | 1986-06-11 | 1987-12-17 | Mitsubishi Electric Corp | 数値制御装置の接続制御装置 |
| JPH0528384A (ja) * | 1991-07-18 | 1993-02-05 | Matsushita Electric Works Ltd | マルチプロセツサ型防災コントローラおよびこれを用いた防災システム |
| JP2020204916A (ja) * | 2019-06-17 | 2020-12-24 | キヤノン株式会社 | 情報処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53102643A (en) * | 1977-02-21 | 1978-09-07 | Hitachi Ltd | Interrupt processing system for computer |
| JPS54153543A (en) * | 1978-05-25 | 1979-12-03 | Oki Electric Ind Co Ltd | Interruption system between processors |
-
1981
- 1981-12-04 JP JP19585681A patent/JPS5897758A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53102643A (en) * | 1977-02-21 | 1978-09-07 | Hitachi Ltd | Interrupt processing system for computer |
| JPS54153543A (en) * | 1978-05-25 | 1979-12-03 | Oki Electric Ind Co Ltd | Interruption system between processors |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62290909A (ja) * | 1986-06-11 | 1987-12-17 | Mitsubishi Electric Corp | 数値制御装置の接続制御装置 |
| JPH0528384A (ja) * | 1991-07-18 | 1993-02-05 | Matsushita Electric Works Ltd | マルチプロセツサ型防災コントローラおよびこれを用いた防災システム |
| JP2020204916A (ja) * | 2019-06-17 | 2020-12-24 | キヤノン株式会社 | 情報処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5837585B2 (ja) | ケイサンキソウチ | |
| US5379434A (en) | Apparatus and method for managing interrupts in a multiprocessor system | |
| US4257097A (en) | Multiprocessor system with demand assignable program paging stores | |
| US5682551A (en) | System for checking the acceptance of I/O request to an interface using software visible instruction which provides a status signal and performs operations in response thereto | |
| US3931613A (en) | Data processing system | |
| US3447135A (en) | Peripheral data exchange | |
| JPH0797363B2 (ja) | 多重階層レベルマルチプロセツサ装置 | |
| US5228127A (en) | Clustered multiprocessor system with global controller connected to each cluster memory control unit for directing order from processor to different cluster processors | |
| JPH071495B2 (ja) | データ処理システム | |
| JPH02310664A (ja) | 共有メモリを用いた通信方式 | |
| JP3167027B2 (ja) | 直接メモリアクセス用制御器 | |
| US4048623A (en) | Data processing system | |
| JP2007219816A (ja) | マルチプロセッサシステム | |
| US5463740A (en) | Data control device generating different types of bus requests and transmitting requests directly to one of a number of arbiters for obtaining access to a respective bus | |
| US5933613A (en) | Computer system and inter-bus control circuit | |
| US4089052A (en) | Data processing system | |
| US6282144B1 (en) | Multi-ported memory with asynchronous and synchronous protocol | |
| US20030229721A1 (en) | Address virtualization of a multi-partitionable machine | |
| JPS5897758A (ja) | 共有メモリの制御方式 | |
| JP2618223B2 (ja) | シングルチツプマイクロコンピユータ | |
| JPH0227696B2 (ja) | Johoshorisochi | |
| JPS60173655A (ja) | マルチプロセツサのメモリ方式 | |
| KR950008228B1 (ko) | 컴퓨터 시스템 | |
| JP2687987B2 (ja) | ダイレクトメモリアクセス制御方式 | |
| JP4214521B2 (ja) | 情報処理システム及びマルチプロセッサ・システム |