JPS5896359A - Writing and reading device for random access memory - Google Patents

Abstract

PURPOSE:To adjust periods of writing to and reading from RAMs of two CPUs by pulling up or down data buses of the CPUs, writing 0 or 1 in at least one bit of a specified address of each RAM, and reading this data. CONSTITUTION:A CPU-A1 writes data to be sent to a CPU-B2 in an RAM7 and in a specified address of the RAM7, one bit of 0 or 1 where data buses 9 and 10 are pulled up or down is written. After the data writing, a signal is sent out to a bus 15 and a control part 3 controls bus changeover switches 6 and 8 to connect the RAM7 to the CPU.B2. At this time, the CPU.B2 is allowed to read the specified address of the RAm7 and obtains at least one data 0 or 1, so the CPU.B2 knows that it can use the RAM7.

Description

【発明の詳細な説明】 本発明は、２個の中央処理装置でランダムアクセスメモ
リを共有してデータの授受を行なう場合のランダムアク
セスメモリ書き込み読み出し装置に関し、特に簡単なハ
ードウェアで２個の中央処理装置から１個のランダムア
クセスメモリへ＊Ｓ込み読み出しが可能なランダムアク
セスメモリ書き込み読み出し装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a random access memory writing/reading device for transmitting and receiving data by sharing a random access memory between two central processing units. The present invention relates to a random access memory write/read device capable of *S read/write from a processing device to one random access memory.

中央処理装置（以下ＣＰＵと略す）を２個以上用いる装
置においては、２個のＣＰＵの間で情報のやりとりが必
要となる。この情報のやりとりには、２個のＣＰＵの間
でランダムアクセスメモリ（以下ＲＡＭと略す）を共有
してデータの授受を行なう方法が多く用いられている。In a device that uses two or more central processing units (hereinafter abbreviated as CPU), it is necessary to exchange information between the two CPUs. For exchanging this information, a method is often used in which two CPUs share a random access memory (hereinafter abbreviated as RAM) to exchange data.

この方法はＨ速で大飯のデータの授受が比較的簡単なハ
ードウェアで実現できるという特徴を持つ。This method has the feature that it can transmit and receive large amounts of data at H speed using relatively simple hardware.

従来、２個のＣＰＵ０間でＲＡＭを共有してデータの授
受を行なう場合には、ＲＡＭをどちらのＣＰＵに接続す
るかを制御するアドレス及びデータバス切換えスイッチ
制御部を具備し、ＣＰＵがこの制御部の状態を読み込め
るハードウェアを具備している装置が用いられている。Conventionally, when data is exchanged by sharing a RAM between two CPUs, an address and data bus changeover switch control unit is provided to control which CPU the RAM is connected to, and the CPU performs this control. A device is used that is equipped with hardware that can read the state of the part.

第１図に従来の２個のＣＰＵでＲＡＡ％を共有してデー
タの授受を行なうＲＡＭ書き込み読み出し装置の具体例
の基本の構成図を示す。（１）はＣＰＵ−Ａ１＋２１は
ＣＰＵ−Ｂ　である。ｏｎ　、　（１２はそれぞれＣＰ
　Ｕ−Ａ（１）、　Ｂ＋２＋のアドレスバス、（’＋１
　、　ＱＱはそれぞｎ、　ＣＰ　Ｕ−Ａ（１１，、Ｂ（
２１のデータバスである。（３）はアドレス及びデータ
バスの切換えスイッチＩＩＪａ部テ、ＣＰ　Ｕ−Ａ（１
１，Ｂ（２１０）　：Ｉ　ントロールバスａＳ、αＱか
らの信号に誹ってその状態が変えられ、１ビツトのフラ
グで実現できる。（６）はアドレスバス切換えスイッチ
で、ＲＡＭ（７１のアドレス線ＱをＣＰＵのアドレスバ
スａｎ　、　ａ２の一方と接続する。ａυ、（Ｌ２のど
ちらと接続するかはバス切換えスイッチ（３）の状態に
誹り決まる。同じ誹うに（８月よデータバス切換えスイ
ッチで、ＲＡＭ（７）のデータ線（ロ）をバス切換えス
イッチ（３）の状態によりＣＰＵのデータバス（９）、
α０のどちらかと接続する。（４）　、　（５１はそれ
ぞれＣＰＵ−Ａ（１１とＢ　１２１へバス切換えスイッ
チ（３１の状態を読み込む制御部で、それぞれＣＰＵ　
−Ａ　（１１、Ｂ　＋２＋のコントロールバスＱ５　、
　Ｍからの信号により制御される。一般的には、この続
み込みはバス切換えスイッチ（３）の出力とＣＰＵのデ
ータバスの一部を接続することにより実現する。FIG. 1 shows a basic configuration diagram of a specific example of a conventional RAM write/read device in which two CPUs share RAA% and exchange data. In (1), CPU-A1+21 is CPU-B. on , (12 are each CP
U-A(1), B+2+ address bus, ('+1
, QQ are n, CPU U-A(11,, B(
21 data buses. (3) is the address and data bus selector switch IIJa section, CPU U-A (1
1, B (210): I The state is changed by the signals from the control buses aS and αQ, and can be realized with a 1-bit flag. (6) is an address bus changeover switch that connects the address line Q of RAM (71) to one of the CPU's address buses an and a2.Which of aυ and (L2 to connect to) depends on the state of the bus changeover switch (3). In the same way (August), the data bus selection switch switches the RAM (7) data line (b) to the CPU data bus (9), depending on the state of the bus selection switch (3).
Connect to either α0. (4) , (51 is a control unit that reads the status of the bus changeover switch (31) to CPU-A (11 and B 121), respectively.
−A (11, B +2+ control bus Q5,
Controlled by signals from M. Generally, this continuation is realized by connecting the output of the bus changeover switch (3) to a part of the data bus of the CPU.

上記のハードウェアで、ＣＰＵ−ＡｆｌｌからＣＰＵ−
Ｂ　（２）にデータの授受を行なう手順を示す。まずＣ
ＰＵ−Ａ（ＩＩはコントロールバス（至）に信号を出し
てバス切換えスイッチ（３）を制御し、アドレスバス切
換えスイ５チ（６）及びデータバス切換えスイッチ（３
）はアドレスバスαりとアドレス線（至）及びデータバ
ス（９）とデータ線α◆を接続する。すなわちＲＡＭ（
７１はＣＰＵ−Ａ（１１に接続されたことになる。ここ
でＣＰＵ−Ａ　（１１はＣＰＵ−Ｂ（２１に送りたいデ
ータをＲＡＭ＋７）に書き込むこの間ＣＰＵ　−Ｂ　（
２１は続み込み制御部（５）を通してバス切換えスイッ
チ（３）の状態を読み込んでＣＰＵ−Ａ（１）がＲＡＭ
（７）を使用中であることがわかる。With the above hardware, from CPU-Aflll to CPU-
B (2) shows the procedure for exchanging data. First, C
PU-A (II) outputs a signal to the control bus (to) to control the bus changeover switch (3), and the address bus changeover switch (6) and data bus changeover switch (3).
) connects the address bus α and the address line (to) and the data bus (9) and the data line α◆. In other words, RAM (
71 is connected to CPU-A (11). Here, CPU-A (11 writes the data to be sent to CPU-B (RAM+7) to CPU-B (21).
21 reads the status of the bus changeover switch (3) through the continuation control unit (5), and the CPU-A (1) stores it in the RAM.
It can be seen that (7) is in use.

次にＣＰＵ−Ａ（１１がＲＡＭ（７１へデータの書き込
みが終了するとコントロールバス（ト）に信号を出して
バス切換えスイッチ（３）を制御し、アドレスバス切換
えり線σ◆を接続する。すなわちＲＡ　Ｍ　（７）はＣ
ＰＵ　−Ｂ　（２１に接続されたことになる。この時Ｃ
ＰＵ−Ｂ（２１は読み込み制御部（５）を通してバス切
換えスイッチ（３）の状態を読み込んでＲＡ　Ｍ　（７
１がＣＰＵ−Ｂ＋２＋に接続されたことがわかる。これ
で、ＣＰＵ−Ａ（１１がＲＡＭ＋７）に書き込んだデー
タを使用できるわけである。ＣＰＵ−Ｂ’　（ｚ＋から
ＣＰＵ−Ａ（１１にデータを送る場合も上述と同様の手
順で行なわれる。以上のように従来の方式ではバス切換
えスイッチ（３）の状態をＣＰＵに読み込むための読み
込み制御部（４）と（５）が必要であり、さらに（４１
，、＋５１を制御するためのコントロール信号が必聾で
ある。Next, when the CPU-A (11) finishes writing data to the RAM (71), it sends a signal to the control bus (G) to control the bus changeover switch (3) and connect the address bus changeover line σ◆. RAM (7) is C
PU-B (will be connected to 21. At this time, C
The PU-B (21) reads the state of the bus changeover switch (3) through the read control unit (5) and then reads the state of the bus changeover switch (3) and transfers it to the RAM (7).
1 is connected to CPU-B+2+. The data written to CPU-A (11 RAM+7) can now be used. When sending data from CPU-B' (z+ to CPU-A (11), the same procedure as above is used. Control units (4) and (5) are required, and (41
, , +51 is required.

本発明は、上記２つの読み込み制御部と、さらにこれら
を制御するコントロール信号を必要としないで、２個の
ＣＰＵでＲＡＭを共有してデータの授受を行なうことを
可能とするＲＡＭ書き込み読み出し装置を提供するもの
であり、特に、アドレス切換Ａスイッチで選択されたア
ドレスバスとＲＡＭのアドレス線を接続し、データバス
切換Ａスイッチで選択されたデータバスとＲＡＭのデー
タ線を接続し、ＣＰＵのデータバスの少なくとも１ビツ
トをプルアップまたはプルダウンし、ｔｊｌ記ＲＡ　Ｍ
に定められたアドレスに対して少なくとも１ビツトに“
ＯＩＩまたは１″を書き込み、このデータを読み出すこ
とにより２個のＣＰＵの前記ＲＡＭへの書き込み読み出
し時期を調節するようにしたことを特徴とするものであ
る。The present invention provides a RAM write/read device that enables two CPUs to share RAM and exchange data without requiring the above-mentioned two read control units and further control signals to control them. In particular, it connects the address bus selected by the address switch A switch to the address line of the RAM, connects the data bus selected by the data bus switch A switch to the data line of the RAM, and transfers the data of the CPU. Pull up or pull down at least one bit of the bus and write RAM
At least 1 bit “
The present invention is characterized in that by writing OII or 1'' and reading this data, the writing and reading timings of the two CPUs to and from the RAM are adjusted.

以下、本発明の一実施例を図面に基づいて説明する。第
２図は本発明の基本構成図である。＋１１〜（３）及び
（６）〜Ｑ６は第１図のものと同じであるので、説明を
省略する。そしてＣＰＵ　−Ａ　（１１、Ｂ　＋２１の
データバス（（１）　、　ＱＧの少なくとも１本づつは
ｔｘｉ　、　ａＭｊに示す様にプルアップ（またはプル
ダウン）される。Hereinafter, one embodiment of the present invention will be described based on the drawings. FIG. 2 is a basic configuration diagram of the present invention. Since +11 to (3) and (6) to Q6 are the same as those in FIG. 1, their explanations will be omitted. At least one of each of the data buses (1) and QG of CPU-A (11, B +21) is pulled up (or pulled down) as shown by txi and aMj.

上記ハードウェアでＣＰＵ−Ａ　（１１からＣＰＵ−Ｂ
ｉ２１にデータの授受を行なう手順を示す。まずＣＰＵ
−Ａ（１）はコントロールバス（至）に信号を出してバ
ス切換えスイッチ（３）を制御し、アドレスバス切換え
スイッチ（６）及びデータバス切換Ａスイッチ（８）は
アトはＣＰＬＪ−Ｂ１２１に送りたいデータをＲＡＭ　
（７１に書き込む。さらにＣＰＵ−Ａ（１）はＲＡＭ（
７１の定められたアドレスに対し７て、データバス（９
１、ＱＱがプルアップ（またはプルダウン）さねている
少なくとも１ビツトに“’ｏ”（または“１”）を書き
込む。この間ＣＰＵ−Ｂｔ２＋はＲＡ　Ｍ　（７１の上
述の定められたアドレスを読み出ししようとすると、Ｒ
ＡＭ（７１はＣＰＵ−’Ｂ（２１に接続、されていない
ために、ＲＡＭ（７）の上述の定めらｔまたアドレスの
内容は読み出せず、プルアップｇｌｓ（またはプルダウ
ン部）（至）でプルアップ（またはプルダウン）さｒま
た少な（とも１個のデータ“１”（または“０”）が結
果として得らｊる。すなわちＣＰＵ−Ｂ１２１はＲＡ　
Ｍ　＋７１の上述の定められたアドレスの内容が読み出
せないことにより、ＣＰＵ−Ａ（１１がＲＡ　Ｍ　（７
）を使用中であることがわかる。次にＣＰＵ−Ａ　（１
１がＲＡＭ（７）へデータの書き込みが終了するとコン
トロールバス（ハ）に信号を出して（３）を制御し、ア
ドレスバス切換えスイッチ（６）及びデータバス切換え
スイッチ（８月よアドレスバス（ロ）とアドレス線（至
）及びデータバス萌とデータ線Ｑ４とを接続する。With the above hardware, CPU-A (from 11 to CPU-B)
The procedure for sending and receiving data to i21 is shown below. First, the CPU
-A (1) sends a signal to the control bus (to) to control the bus changeover switch (3), and the address bus changeover switch (6) and data bus changeover A switch (8) send a signal to the CPLJ-B121. RAM the data you want
(Writes to 71. Furthermore, CPU-A (1) writes to RAM (
For the specified address of 71, the data bus (9
1. Write "'o" (or "1") to at least one bit that QQ is pulling up (or pulling down). During this time, when the CPU-Bt2+ tries to read the above-mentioned address of RAM (71),
Since AM (71) is not connected to CPU-B (21), the contents of the above-mentioned address of RAM (7) cannot be read, and the pull-up gls (or pull-down section) (to) When the pull-up (or pull-down) is performed, one data “1” (or “0”) is obtained as a result. That is, the CPU-B 121 is
Since the content of the above-determined address of M+71 cannot be read, CPU-A (11 is
) is in use. Next, CPU-A (1
When 1 finishes writing data to RAM (7), it sends a signal to the control bus (c) to control (3), and the address bus changeover switch (6) and the data bus changeover switch (address bus (ro) ) and the address line (to) and the data bus Moe and the data line Q4 are connected.

すなわちＲＡＭ　（７１はＣＰＵ−Ｂ（２）に接続さｔ
またことになる。この時、ＣＰＵ−Ｂ１２１はＲＡＭ（
７１の上述の定めらねたアドレスを読み出ししようとす
ると、ＲＡＭ（７）はＣＰＵ−Ｂ（２目こ接続されてい
るため、ＲＡ　Ｍ　＋７）の上述の定めらねたアドレス
の内容として少なくとも１個のデータ“θ″（または１
″）が結果として得られる。すなわちＣＰＵ−Ｂ（２１
はＲＡＭ　（７）の上述の定められたアドレスの内容が
読み出せることにより、ＣＰＵ−Ｂ１２１がＲＡＭ（７
）を使用できることがわかる。That is, RAM (71 is connected to CPU-B (2)
It will happen again. At this time, the CPU-B121 uses the RAM (
When attempting to read the above-mentioned unspecified address of 71, RAM (7) reads at least 1 as the content of the above-mentioned unspecified address of CPU-B (since the second one is connected, RAM +7). data “θ” (or 1
″) is obtained as a result, i.e. CPU-B(21
The CPU-B 121 reads out the contents of the above-mentioned specified address in RAM (7).
) can be used.

ＣＰＵ−Ｂ（２１からＣＰ［Ｊ　−Ａ　（１）にデータ
を送る場合も上述と同様の手順で行なわれる。When data is sent from CPU-B (21) to CP[J-A (1), the same procedure as described above is performed.

上記で述べたＲ　Ａ　Ｍ　（７）の定められたアドレス
へのデータのＷき込みはいづれかのＣＰＵが一度行なっ
ておけば充分であるが、ＣＰＵがＲＡＭ　＋７）の定め
られたアドレスに対して、データバスがプルアップ部（
またはプルダウン）されている少なくとも１ビツトに“
０′°（または“１”）の書き込み動作を行ない、次に
同じアドレスを読み出して少なくとも１個のデータ″０
′′（または“１”）が得られた場合にＲＡ　Ｍ　（７
）がその書き込み読み出し動作をしたＣＰＵに接続され
ていることを知る方法もある。It is sufficient for any CPU to write the data to the specified address of RAM (7) mentioned above once, but if the CPU writes the data to the specified address of RAM +7). , the data bus has a pull-up section (
or pull-down) to at least one bit “
Perform a write operation of 0'° (or "1"), then read the same address and write at least one data "0".
'' (or “1”), RAM (7
) is connected to the CPU that performed the read/write operation.

また上記実施例かられかるように、第２図のハードウェ
ア構成だけで、ＲＡＭの定められたアドレスに対して、
データバスがプルアップ（またはプルダウン）さねてい
る少なくとも１ビツトに“０”（または“１”）を書き
込み、ＲＡＭの同一のアドレスのデータが読み出せて“
０”（または“１”）であるか、読み出せなくて１″（
または“０″）であるかを判別することにより、ＲＡＭ
がどちらのＣＰＵに接続されているかを知り、そのＲＡ
Ｍへの書き込み読み出しの時期を調節することが可能と
なる。Also, as can be seen from the above embodiment, with only the hardware configuration shown in FIG.
By writing “0” (or “1”) to at least one bit that the data bus is pulling up (or pulling down), the data at the same address in the RAM can be read.
0” (or “1”), or it cannot be read and it is 1” (
or “0”).
Find out which CPU is connected to that RA
It becomes possible to adjust the timing of writing to and reading from M.

以上の説明かられかるように、本発明のＲＡＭ書き込み
読み出し装置によれば、より少ない／Ａ−ドウエアによ
り２個のＣＰＵ間でＲＡＭを共有して、ＲＡＭへの書き
込み読み出しが行なλるものであり、工業上極めて有益
である。As can be seen from the above description, according to the RAM writing/reading device of the present invention, RAM can be shared between two CPUs and writing/reading to/from RAM can be performed with less /A-ware. Therefore, it is extremely useful industrially.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来の２個のＣＰＵを使用したＲＡＭ書き込み
読み出し装置の基本構成図、第２図は本発明による２個
のＣＰＵを使用したＲＡＭ書き込み読み出し装置の一実
施例の基本構成図である。 （１）・・・ＣＰＵ−Ａ、１２＋・・・ＣＰＵ−Ｂ、＋
３１・・・アドレス及びデータバス切換えスイッチ制卸
部、（６）・・・アドレスバス切換えスイッチ、（７）
・・・ＲＡＭ、（３）・・・データバス切換えスイッチ
、（Ｑ）　ＱＱ−・・ＣＰＬＩ−Ａ、Ｂのデータバス、
αυ側・・・ＣＰＵ−Ａ、Ｂのアドレスバス、口・・・
ＲＡＭのアドレス線、α尋・・・ＲＡＭのデータ線、（
至）ＱＱ・・・ＣＰＵ−Ａ　、　Ｂのコントロールバス
、αη（至）・・・プルアップ部（またはプルダウン部
） 代理人　森本義弘 第１図 ｑ 第？図FIG. 1 is a basic configuration diagram of a conventional RAM writing/reading device using two CPUs, and FIG. 2 is a basic configuration diagram of an embodiment of a RAM writing/reading device using two CPUs according to the present invention. . (1)...CPU-A, 12+...CPU-B, +
31...Address and data bus changeover switch control section, (6)...Address bus changeover switch, (7)
...RAM, (3)...data bus selector switch, (Q) QQ-...data bus of CPLI-A, B,
αυ side...CPU-A, B address bus, port...
RAM address line, α fathom...RAM data line, (
To) QQ...CPU-A, B control bus, αη (to)...Pull-up section (or pull-down section) Agent Yoshihiro Morimoto Figure 1 q No.? figure

Claims (1)

【特許請求の範囲】[Claims] １．２個の中央処理装置と、前記２個のＣＰＵのアドレ
スバスのうち１個のアドレスバスを制御信号により選択
するアドレスバス切換えスイッチと、前記２個の中央処
理装置のデータバスのうち１個のデータバスを制御信号
により選択するデータバス切換えスイッチと、前記アド
レスバス切換えスイッチと前記データバス切換えスイッ
チを制御するスイッチ制御部と、ランダムアクセスメモ
リとを具備し、前記アドレスバス切換えスイッチで選択
さｊたアドレスバスと前記ランダムアクセスメモリのア
ドレス線を接続］７、前記データバス切換えスイッチで
選択されたデータバスと前記ランダムアクセスメモリの
データ線を接続し、前記中央処理装置のデータバスの少
なくとも１ビツトをプルアップまたはプルダウンし、前
記ランダムアクセスメモリの定められたアドレスに対し
て少なくとも１ビツトに“０”または“１”を書き込み
、このデータを読み出すことにより２個の前記中央処理
装置の前記ランダムアクセスメモリへの書き込み読み出
し時期を調節するようにしたランダムアクセスメモリ書
き込み読み出し装置。1. Two central processing units, an address bus changeover switch that selects one address bus of the two CPU address buses by a control signal, and one of the data buses of the two central processing units. a data bus changeover switch that selects one data bus by a control signal; a switch control section that controls the address bus changeover switch and the data bus changeover switch; and a random access memory, the selected data bus being selected by the address bus changeover switch. 7. Connect the data bus selected by the data bus changeover switch and the data line of the random access memory, and connect at least one of the data buses of the central processing unit. By pulling up or down one bit, writing "0" or "1" in at least one bit to a predetermined address of the random access memory, and reading this data, A random access memory write/read device that adjusts the timing of reading/writing to a random access memory.