JPS60117847A - Data control circuit - Google Patents

Data control circuit

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JPS60117847A
JPS60117847A JP22721283A JP22721283A JPS60117847A JP S60117847 A JPS60117847 A JP S60117847A JP 22721283 A JP22721283 A JP 22721283A JP 22721283 A JP22721283 A JP 22721283A JP S60117847 A JPS60117847 A JP S60117847A
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JP
Japan
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data
control signal
line
circuit
latch
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JP22721283A
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Japanese (ja)
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Satoru Tashiro
哲 田代
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
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Abstract

PURPOSE:To decrease number of signal lines by acquiring a data on a bus line in terms of time division in the leading and trailing timing of one control signal and outputting the data separately. CONSTITUTION:A control signal phi inputted to an input terminal 11 and its inverting signal are given respectively to latch circuits 2 and 3. Suppose that an address data A and other data D are given alternately on a bus line 1. The polarity of the control signal phi is inverted when the data is made stable while the kind of data is changed. The latch circuit 2 latches the data A at the trailing of the control signal phi and the data A is outputted always on an address line 9. The latch circuit 3 latches the data D similarly at the leading of the control signal phi and the data D other than the address data is outputted always on a data line 10.

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、データ制御回路に関し、特にたとえばパス
ライン上に時分割的に乗せられた複数種類のデータを分
離するような回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a data control circuit, and particularly to a circuit that separates a plurality of types of data placed on a pass line in a time-sharing manner.

［従来技術］ 従来、たとえば成る回路から他の回路へデータを伝送す
る場合、１つのパスライン上にアドレスデータとその他
のデータとを時分割的に乗せることにより、１つのパス
ラインをアドレスバスとデータバスとに共用するシステ
ムがあった。このような時分割伝送システムでは、パス
ラインによって伝送されてきたアドレスデータとデータ
を分離するためのデータ制御回路が必要となる。[Prior Art] Conventionally, for example, when transmitting data from one circuit to another, one path line is used as an address bus by placing address data and other data on one path line in a time-sharing manner. There was a system shared with the data bus. Such a time-division transmission system requires a data control circuit to separate address data and data transmitted through the path line.

第１図は従来のデータ制御回路を示す概略ブロック図で
ある。図において、パスライン７は、２つのラッチ回路
２および３のそれぞれの入力端に接続される。ラッチ回
路２は、アドレスデータをラッチするための回路であり
、ラッチ回路３はその他のデータをラッチするための回
路である。入力端子４には、パスライン上の情報の種類
を区別するための制御信＠ＤＢが入力される。また、入
力端子５には、ラッチ回路２および３のラッチタイミン
グを決めるためのストローブ信号ＳＴＢが入力される。FIG. 1 is a schematic block diagram showing a conventional data control circuit. In the figure, a pass line 7 is connected to the input ends of two latch circuits 2 and 3, respectively. The latch circuit 2 is a circuit for latching address data, and the latch circuit 3 is a circuit for latching other data. A control signal @DB for distinguishing the type of information on the path line is input to the input terminal 4. Furthermore, a strobe signal STB for determining the latch timing of the latch circuits 2 and 3 is input to the input terminal 5.

制御信号ＤＢはＡＮＤゲート６の一方入力に与えられる
とともに、インバータ８を介してＡＮＤゲーグーの一方
入力に与えられる。ストローブ信号ＳＴＢは、ＡＮＤゲ
ート６の他方入力に与えられるとともに、ＡＮＤゲーグ
ーの他方入力に与えられる。ＡＮＤゲート６の出力はラ
ッチ指令信号としてラッチ回路２に与えられる。ＡＮＤ
ゲーグーの出力はラッチ指令信号としてラッチ回路３に
与えられる。ラッチ回路２の出力端には、アドレスライ
ン９が接続される。ラッチ回路３の出力端には、データ
ライン１０が接続される。The control signal DB is applied to one input of the AND gate 6, and is also applied via the inverter 8 to one input of the AND gate. The strobe signal STB is applied to the other input of the AND gate 6, and is also applied to the other input of the AND gate. The output of the AND gate 6 is given to the latch circuit 2 as a latch command signal. AND
The output of the game is given to the latch circuit 3 as a latch command signal. An address line 9 is connected to the output end of the latch circuit 2. A data line 10 is connected to the output end of the latch circuit 3.

第２図は第１図の回路の動作を説明するためのタイムチ
ャートである。以下、この第２図を参照して第１図の回
路の動作を説明する。FIG. 2 is a time chart for explaining the operation of the circuit shown in FIG. The operation of the circuit shown in FIG. 1 will be explained below with reference to FIG.

第２図に示すごとく、パスライン１上には、アドレスデ
ータＡとその他のデータＤとが交互に乗せられている。As shown in FIG. 2, address data A and other data D are alternately placed on the pass line 1.

そして、制御信号ＤＢは、パスライン１上のデータがア
ドレスデータであるときハイレベルとなり、その他のデ
ータのときローレベルとなる。したがって、この制御信
＠ＤＢによってパスライン１上のデータの種類が規定さ
れる。The control signal DB becomes high level when the data on the path line 1 is address data, and becomes low level when the data is other data. Therefore, the type of data on the path line 1 is defined by this control signal @DB.

また、ストローブ信号ＳＴＢはバスラインコ上のデータ
の種類が変わった時点で立上がり、パスライン１上のデ
ータが安定した時点で立下がる。ラッチ回路２は制御信
号ＤＢがハイレベルのとき、ストローブ信号ＳＴＢの立
下がりでパスライン１上のデータをラッチする。したが
って、ラッチ回路２は常にアドレスデータをラッチする
ことになり、アドレスライン９にアドレスデータが出力
される。一方、ラッチ回路３は制御信号ＤＢがローレベ
ルのとき、ストローブ信号ＳＴ８の立下がりでパスライ
ン１上のデータをラッチする。したがって、ラッチ回路
３は常にアドレスデータ以外のデータをラッチすること
になり、データライン１０にはアドレスデータ以外のデ
ータが出力される。Furthermore, the strobe signal STB rises when the type of data on the bus line 1 changes, and falls when the data on the path line 1 becomes stable. The latch circuit 2 latches the data on the pass line 1 at the fall of the strobe signal STB when the control signal DB is at a high level. Therefore, the latch circuit 2 always latches the address data, and the address data is output to the address line 9. On the other hand, when the control signal DB is at a low level, the latch circuit 3 latches the data on the pass line 1 at the fall of the strobe signal ST8. Therefore, the latch circuit 3 always latches data other than the address data, and data other than the address data is output to the data line 10.

このように、第１図の回路では、パスライン１上に時分
割的に乗ぜられたアドレスデータとその他のデータとが
アドレスライ５ン９とデータライン１０とに分離されて
出力される。In this way, in the circuit shown in FIG. 1, the address data and other data multiplied on the pass line 1 in a time-sharing manner are separated into the address line 5 9 and the data line 10 and output.

ところで、上述のようなデータ制御回路は、たとえばイ
ンターフェイス回路に組込まれて集積回路として構成さ
れることが多い。このような修正回路では、パッケージ
のビン数をできるだけ少なくする必要がある。ところが
、上述の従来のデータ制御回路では、周波数の分離を行
なうために制御信号ＤＢとストローブ信号ＳＴＢの２つ
の信号が必要であり、ビン数が多いという欠点があった
。Incidentally, the data control circuit as described above is often incorporated into, for example, an interface circuit and configured as an integrated circuit. Such modified circuits require the number of bins in the package to be as small as possible. However, the above-mentioned conventional data control circuit requires two signals, the control signal DB and the strobe signal STB, to perform frequency separation, and has the drawback that the number of bins is large.

［発明の概要］ この発明は、上記のような従来の回路の欠点を除去する
ためになされたもので、１本の制御信号の立上がりおよ
び立下がりの両方のタイミングでパスライン上のデータ
を捉えて別々に出力することにより、信号線を減らした
データ制御回路を提供することを目的としている。[Summary of the Invention] The present invention was made to eliminate the drawbacks of the conventional circuit as described above, and it captures data on a path line at both the rising and falling timings of one control signal. The object of the present invention is to provide a data control circuit with a reduced number of signal lines by outputting signals separately.

［発明の実施例］ 以下、図面に示す実施例とともにこの発明をより具体的
に説明する。[Embodiments of the Invention] The present invention will be described in more detail below with reference to embodiments shown in the drawings.

第３図はこの発明の一実施例を示すブロック図である。FIG. 3 is a block diagram showing one embodiment of the present invention.

図において、この実施例は以下の点を除いて第１図に示
す回路と同様の構成であり、相当する部分には同一の参
照番号を付してその説明を省略する。入力端子１１には
、後述の第４図で示されるような制御信号φが入力され
る。通常、この実施例のようなデータ制ｉ１１回路は、
中央処理装＠（ＣＰＵ）とその主記憶装置あるいは周辺
装置との間に介挿されるものである。そして、制御信号
φは、上記中央処理装置内で発生される。この制御信号
φは、ラッチ指令信号としてラッチ回路２に与えられる
とともに、インバータ１２でその極性が反転された後ラ
ッチ指令信号としてラッチ回路３に与えられる。In the figure, this embodiment has the same configuration as the circuit shown in FIG. 1 except for the following points, and corresponding parts are given the same reference numerals and their explanation will be omitted. A control signal φ as shown in FIG. 4, which will be described later, is input to the input terminal 11. Normally, a data-controlled i11 circuit like this embodiment is
It is inserted between a central processing unit (CPU) and its main memory or peripheral devices. The control signal φ is then generated within the central processing unit. This control signal φ is given to the latch circuit 2 as a latch command signal, and after its polarity is inverted by the inverter 12, it is given to the latch circuit 3 as a latch command signal.

第４図は第３図の回路の動作を説明するためのタイムチ
ャートである。以下、この第４図を参照して第３図の回
路の動作を説明する。FIG. 4 is a time chart for explaining the operation of the circuit shown in FIG. 3. The operation of the circuit shown in FIG. 3 will be explained below with reference to FIG.

第１図の回路と同様に、パスライン１上には、アドレス
データＡとその他のデータＤとが交互に乗せられている
ものとする。制御信号φは、パスライン１上に乗せられ
たデータの種類が変わると、そのデータが安定した時点
で極性が反転する。ラッチ回路２は、この制御信号φの
立下がりでパスライン１上に乗っているデータすなわち
アドレスデータをラッチする。したがって、アドレスラ
イン９には、常にアドレスデータが出力される。一方、
！１ＪＩＩＩ信号φはインバータ１２によって反転され
た後ラッチ回路３に与えられるため、ラッチ回路３は制
御信号φの立上がりでパスライン１上に乗っているデー
タすなわちアドレスデータ以外のデータをラッチする。As with the circuit shown in FIG. 1, it is assumed that address data A and other data D are alternately placed on the pass line 1. When the type of data placed on the path line 1 changes, the control signal φ reverses its polarity when the data becomes stable. The latch circuit 2 latches the data on the pass line 1, that is, the address data, at the fall of the control signal φ. Therefore, address data is always output to the address line 9. on the other hand,
! Since the 1JIII signal φ is inverted by the inverter 12 and then applied to the latch circuit 3, the latch circuit 3 latches the data on the pass line 1, that is, data other than the address data at the rise of the control signal φ.

したがって、データライン１０には、常にアドレスデー
タ以外のデータが出力される。このように、第３図の実
施例では、１本の制御信号φによってパスライン１上の
データを分離することができる。したがって、このよう
なデータ１ｉｌＪ　１１１回路を集積回路として構成し
た場合そのビン数を少なくすることができる。Therefore, data other than address data is always output to the data line 10. In this way, in the embodiment of FIG. 3, data on the path line 1 can be separated by one control signal φ. Therefore, when such a data 1ilJ 111 circuit is configured as an integrated circuit, the number of bins can be reduced.

なお、第３図の実施例では、ラッチ回路２および３はい
ずれもランチ指令信号の立下がりでランチを行なうが、
いずれか一方のランチ回路にランチ指令信号の立上がり
でラッチを行なうようなものを用いればインバータ１２
は省くことができる。In the embodiment shown in FIG. 3, both latch circuits 2 and 3 launch at the falling edge of the launch command signal.
If one of the launch circuits is used to latch at the rising edge of the launch command signal, the inverter 12
can be omitted.

また、上述の実施例では、単方向のパスライン（出力の
み）の場合について説明したが、この発明は双方向のパ
スラインにも適用できる。Further, in the above-described embodiments, the case of a unidirectional pass line (output only) has been described, but the present invention can also be applied to a bidirectional pass line.

第５図はこの発明の他の実施例を示すブロック図であり
、双方向のパスラインを用いた例を示すものである。図
において、双方向パスライン５１は、ラッチ回路５２お
よび５４の入力端に接続されるとともに、ゲート回路５
３および５５の出力端に接続される。ラッチ回路５２お
よび５４の各出力端には、それぞれ、出力データライン
５６および５８が接続される。また、ゲート回路５３お
よび５５の各入力端には、それぞれ、入力データライン
５７および５９が接続される。一方、入力端子６０には
、第３図の入力端子１１に入力されると同様の制御信号
φが入力される。このＩ’ｌ　ｔｉＩｌ信号φは、ラッ
チ指９１５号としてラッチ回路５２に与えられるととも
に、インバータ６１によって反転された後ラッチ指令信
号としてラッチ回路５４に与えられる。また、ＩＩＪａ
信号φはＡＮＤゲート６２の一方入力に与えられるとと
もに、インバータ６３によって反転された後ＡＮＤゲー
ト６４の一方入力に与えられる。入力端子６５には、中
央処理装置（図示せず）から出力される読出書込指令信
号Ｒ／Ｗが入力される。この読出書込指令信号Ｒ／Ｗは
双方向パスライン５１の信号の伝送方向を規定するため
に用いられるものである。読出繊込指令信＠Ｒ／Ｗは、
ＡＮＤゲート６２の他方入力に与えられるとともに、Ａ
ＮＩ）ゲート６４の他方入力に与えられる。FIG. 5 is a block diagram showing another embodiment of the present invention, and shows an example using bidirectional pass lines. In the figure, a bidirectional pass line 51 is connected to the input ends of latch circuits 52 and 54, and a gate circuit 5
3 and 55. Output data lines 56 and 58 are connected to each output terminal of latch circuits 52 and 54, respectively. Furthermore, input data lines 57 and 59 are connected to each input terminal of gate circuits 53 and 55, respectively. On the other hand, a control signal φ similar to that input to the input terminal 11 in FIG. 3 is input to the input terminal 60. This I'l tiIl signal φ is applied to the latch circuit 52 as a latch finger 915, and after being inverted by the inverter 61, is applied to the latch circuit 54 as a latch command signal. Also, IIJa
Signal φ is applied to one input of AND gate 62 and, after being inverted by inverter 63, is applied to one input of AND gate 64. A read/write command signal R/W output from a central processing unit (not shown) is input to the input terminal 65 . This read/write command signal R/W is used to define the direction of signal transmission on the bidirectional path line 51. The read-out command signal @R/W is
is applied to the other input of AND gate 62, and A
NI) is applied to the other input of gate 64.

第６図は第５図の実施例の動作を説明するためのタイム
チャートである。以下、この第６図を参照して第５図の
実施例の動作を説明する。FIG. 6 is a time chart for explaining the operation of the embodiment shown in FIG. The operation of the embodiment shown in FIG. 5 will be described below with reference to FIG.

制御信号φは、双方向パスライン５１上に乗せられるデ
ータ（出力データおよび入力データのいずれであっても
よい〉の種類が変わったときそのデータが安定した時点
で極性が反転する。ラッチ回路５２は、この制御ｌ信号
φの立下がりで双方向バスライ、ン５１上に乗っている
データをラッチする。なお、＄り即信号φが立下がった
とき双方向パスライン５１上に入力データが乗っている
場合は、ラッチ回路５２の入力端に何らのデータが与え
られていないため、ラッチ回路５２は何のデータもラッ
チしない。一方、ラッチ回路５４は制御信号φの立上が
りで双方向パスライン５１上に鍬っているデータをラッ
チする。なお、１ｌＪａＤ信号φが立上がったときに双
方向パスライン５１上のデータが入力データであった場
合はラッチ回路５４１ユ何らのデータをラッチしないの
は上述のランチ回路５２と同様である。この第５図の実
施例が接続される中央処理装置（図示せず）が入力デー
タを欲するとき、その中央処１１！ｉ置は読出書込指令
信号Ｒ／Ｗをハイレベルにする。Ｔｏ制御信号φがロー
レベルでありかつ読出書込指令信号Ｒ／Ｗが立上がった
とき、ゲート回路５３は入力データライン５７上のデー
タを双方向パスライン５１上に乗せる。When the type of data (which can be either output data or input data) placed on the bidirectional path line 51 changes, the polarity of the control signal φ is reversed when the data becomes stable.Latch circuit 52 latches the data on the bidirectional bus line 51 at the fall of the control signal φ.In addition, when the $ immediate signal φ falls, the input data is on the bidirectional bus line 51. , the latch circuit 52 does not latch any data because no data is given to the input terminal of the latch circuit 52. On the other hand, the latch circuit 54 latches the bidirectional path line 51 at the rising edge of the control signal φ. If the data on the bidirectional path line 51 is input data when the 1lJaD signal φ rises, the latch circuit 541 does not latch any data. This is similar to the launch circuit 52 described above.When the central processing unit (not shown) to which the embodiment of FIG. 5 is connected desires input data, the central processing unit 11! /W is set to high level. When the To control signal φ is low level and the read/write command signal R/W rises, the gate circuit 53 transfers the data on the input data line 57 onto the bidirectional path line 51. put it on.

一方、制御信号φがハイレベルでかつ読出書込指令信号
Ｒ／Ｗが立上がったときゲート回路５５は入力データラ
イン５９上のデータを双方向パスライン５１上に乗せる
。On the other hand, when the control signal φ is at a high level and the read/write command signal R/W rises, the gate circuit 55 transfers the data on the input data line 59 onto the bidirectional path line 51.

上述のごとく、第５図の実施例によれば、２本の信号に
よって双方向パスライン上の出力データを分離できると
ともに複数種類の人力データを双方向パスライン上に乗
せることができる。As described above, according to the embodiment shown in FIG. 5, the output data on the bidirectional path line can be separated using two signals, and a plurality of types of human input data can be placed on the bidirectional path line.

［発明の効果］ 以上のように、この発明によれば、パスライン上に時分
割的に乗せられた複数種類のデータを１本の制御信号で
制御することができる。したがって、従来のデータ制御
回路に比べてデータ制御のための信号を１本減少させる
ことができ、集積回路として構成した場合のビン数を減
らザことができる。[Effects of the Invention] As described above, according to the present invention, a plurality of types of data placed on a path line in a time-sharing manner can be controlled with one control signal. Therefore, compared to conventional data control circuits, the number of signals for data control can be reduced by one, and the number of bins when configured as an integrated circuit can be reduced.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来のデータ制御回路を示すブロック図である
。第２図は第１図に示す回路の動作を説明するためのタ
イムチャ−トである。第３図はこの発明の一実施例を示
すブロック図である。第４図は第３図の実施例の動作を
説明するためのタイムチャートである。第５図はこの発
明の他の実施例を示すブロック図である。第６図は第５
図の実施例の動作を説明するためのタイムチャートであ
る。 図において、１はパスライン、２，３．５２および５４
はラッチ回路、９はアドレスライン、１０はデータライ
ン、１１．６０および６５は入力端子、１２．６１およ
び６３はインバータ、５１は双方向パスライン、５６お
よび５８は出力データライン、５７および５９は入力デ
ータライン、６２および６４はＡＮＤゲートを示す。 代理人　大　岩　増　雄 第１図 ％２図 ５Ｆ−フラｊシ１０ より↑−タ　−〇、　Ｄ 第３図 第４図 Ｊ−竹−７Ｄ、Ｄ１ 第５図 第６図FIG. 1 is a block diagram showing a conventional data control circuit. FIG. 2 is a time chart for explaining the operation of the circuit shown in FIG. FIG. 3 is a block diagram showing one embodiment of the present invention. FIG. 4 is a time chart for explaining the operation of the embodiment shown in FIG. FIG. 5 is a block diagram showing another embodiment of the invention. Figure 6 is the 5th
5 is a time chart for explaining the operation of the embodiment shown in the figure. In the figure, 1 is the pass line, 2, 3.52 and 54
is a latch circuit, 9 is an address line, 10 is a data line, 11.60 and 65 are input terminals, 12.61 and 63 are inverters, 51 is a bidirectional pass line, 56 and 58 are output data lines, 57 and 59 are Input data lines 62 and 64 represent AND gates. Agent Masu Oiwa Figure 1 % 2 Figure 5F-Flash 10 ↑-ta -〇, D Figure 3 Figure 4 J-Bamboo-7D, D1 Figure 5 Figure 6

Claims (3)

【特許請求の範囲】[Claims] （１）　複数種類のデータを伝送するためにパスライン
を時分割的に利用するデータ伝送システムにおいて、こ
のパスライン上のデータを１本の制御信号で制御する回
路であって、 前記制御信号は、前記パスライン上のデータの種類が変
わるごとにその極性が反転するものであり、 前記制御信号の立上がりで前記パスライン上のデータを
出力する手段、および 前記制御信号の立下がりで前記パスライン上のデータを
出力する手段を備える、データ制御回路。(1) In a data transmission system that uses a path line in a time-sharing manner to transmit multiple types of data, a circuit that controls data on this path line with a single control signal, wherein the control signal is , the polarity of which is inverted each time the type of data on the pass line changes; means for outputting the data on the pass line at the rising edge of the control signal; and means for outputting the data on the pass line at the falling edge of the control signal; A data control circuit comprising means for outputting the above data. （２）　前記パスライン上には、２種類のデータが交互
に送り出される、特許請求の範囲′＃Ｘ１項記載のデー
タ制御回路。(2) The data control circuit according to claim '#X1, wherein two types of data are alternately sent out on the pass line. （３）　さらに、前記ｉ制御信号と読出書込切換信号と
に基づいて、外部からのデータを時分割的に前記パスラ
イン上に送り出す手段を備える、特許請求の範囲第１項
または第２項記載のデータ制御回路。(3) Claim 1 or 2 further comprising means for sending external data onto the pass line in a time-divisional manner based on the i control signal and the read/write switching signal. The data control circuit described.
JP22721283A 1983-11-29 1983-11-29 Data control circuit Pending JPS60117847A (en)

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