JPH02171949A - Dma transfer system - Google Patents

Abstract

PURPOSE:To increase a data transfer speed by simultaneously applying lower address data to both memories in the case of data transfer between the memories using the lower address data in common and directly transferring the data through a data bus. CONSTITUTION:The transferring memory 1 is directly connected to the transferred memory 2 through a data bus 3 and an address bus 4. Low-order address data A0 to A12 out of an address signal (e) from a DMA controller (DMC) 5 are simultaneously applied to both the memories 1, 2 through the address bus 4 and data (f) from the memory 1 are directly transferred to the memory 2 through the data bus 3. Since the data can be directly transferred between both the memories without passing them through a temporary register or the like, data transfer between the memories having the low-order address data in common can be rapidly executed.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、下位のアドレスデータを共通とするメモリ間
のデータ転送を直接行なう方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a system for directly transferring data between memories that share lower address data.

〔従来の技術〕[Conventional technology]

メモリ間のデータ転送をＤＭＡにより行危う場合、中間
にテンポラリレジスタと称するレジスタを設け、これへ
転送元のメモリからデータを蓄積のうえ、レジスタから
転送先のメモリへデータの格納を行なうものとなってい
る。If it is difficult to transfer data between memories using DMA, a register called a temporary register is provided in the middle, data is accumulated from the transfer source memory in this register, and then data is stored from the register to the transfer destination memory. ing.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかし、中間のレジスタを介してデータの転送を行なう
ため、メモリ間においてデータを直接転送する所要時間
に比し、レジスタを介する所要時間が約２倍となり、デ
ータ転送の応動速度が低下する欠点を生じている。However, since data is transferred via intermediate registers, the time required to transfer data through the registers is approximately twice as long as the time required to directly transfer data between memories, resulting in a reduction in data transfer response speed. It is occurring.

〔課題を解決するための手段〕[Means to solve the problem]

前述の課題を解決するため、本発明はつぎの手段によ多
構成するものとなっている。In order to solve the above-mentioned problems, the present invention is constructed by the following means.

すなわち、下位のアドレスデータを共通とするメモリ間
のデータ転送において、データバスおよびアドレスバス
により転送元のメモリと転送先のメモリとを直接々続し
、転送先のメモリへＤＭＡコントローラのＤＭＡアクノ
リッジ信号およびＩ／Ｏ／Ｏライト信チップセレクト信
号およびライト信号として与え、転送元のメモリにはＤ
ＭＡコントローラの上位アドレスデータをデコードしチ
ップセレクト信号として与えると共に、メモリ・リード
信号を与え、かつ、データバスを介して両メモリへ下位
アドレスデータを同時に与え、データバスを介してデー
タの転送を同時に行なうものとしている。In other words, in data transfer between memories that share lower address data in common, the source memory and the destination memory are directly connected via a data bus and address bus, and the DMA acknowledge signal of the DMA controller is sent to the destination memory. and I/O/O write signals are given as chip select signals and write signals, and the transfer source memory is
It decodes the upper address data of the MA controller and gives it as a chip select signal, gives a memory read signal, and gives the lower address data to both memories simultaneously via the data bus, and simultaneously transfers the data via the data bus. We intend to do so.

〔作用〕[Effect]

したがって、転送元のメモリが読み出し状態、転送先の
メモリが書込み状態になると共に、両メモリの下位アド
レスが同時に同一アドレスとして指定され、データバス
を介するデータの転送が両メモリの下位データを同一と
するアドレス間において直接行なわれる。Therefore, the transfer source memory is in the read state and the transfer destination memory is in the write state, and the lower addresses of both memories are simultaneously designated as the same address, and data transfer via the data bus causes the lower data of both memories to be the same. This is done directly between addresses.

〔実施例〕〔Example〕

以下、実施例を示す図によって本発明の詳細な説明する
。Hereinafter, the present invention will be explained in detail with reference to figures showing examples.

第１図はブロック図、第２図は第１図における各部の信
号を示すタイミングチャート、第３図はメモリのアドレ
ス設定状況を示す図であシ、第１図においては、転送元
のメモリ１と転送先のメモリ２とをデータバス３および
アドレスバス４によシ直接々続する一方、ＤＭＡコント
ローラ（以下、ＤＭＣ）５、セレクタ（以下、５ＥＬ）
６．７、および、デコーダ（以下、ｏｇｃ）８が設けて
あり、５ＥＬ６，７は、図上省略した中央処理装置（以
下、ＣＰＵ）からのバスホールドアクノリッジ信号（以
下、ＨＬＤＡＫ）（ａ）に応動し、切替動作を行なうも
のと力っている。FIG. 1 is a block diagram, FIG. 2 is a timing chart showing the signals of each part in FIG. 1, and FIG. 3 is a diagram showing the address setting status of the memory. and the transfer destination memory 2 are directly connected via a data bus 3 and an address bus 4, while a DMA controller (hereinafter referred to as DMC) 5 and a selector (hereinafter referred to as 5EL)
6.7 and a decoder (hereinafter referred to as OGC) 8 are provided, and 5EL6 and 7 are provided with a bus hold acknowledge signal (hereinafter referred to as HLDAK) (a) from a central processing unit (hereinafter referred to as CPU) not shown in the figure. It is believed that the system will respond and perform a switching operation.

また、メモリ１，２は、第３図のとおυにアドレスが設
定されておシ、メモリ１がｒＯＯＯＯＨＪ〜「ＩＦＦＦ
Ｈ」、メモリ２はｒ８０００ＨＪ〜［９ＦＦＦＨＪとし
てアドレスが定められ、両メモリ１゜２の下位アドレス
データＡＯ−Ａ１２　が共通となっている。In addition, the addresses of memories 1 and 2 are set at υ as shown in FIG.
The addresses of memory 2 are determined as r8000HJ to [9FFFHJ, and the lower address data AO-A12 of both memories 1.2 is common.

こ＼において、ＣＰＵからのＨＬＤＡＫ（ａ）が与えら
れると、ＤＭＣ５が動作を開始すると共に５Ｆ２Ｌ６．
７が応動し、ＤＭＣ５の送出するＤＭＡアクノリッジ信
号（以下、ＤＭＡＡＫ）・伽）をメモリ２のチップセレ
クト信号として与えると共に、１／Ｏライト信号（以下
、Ｉｌｏ・ＷＲ）・（ｄ）をライト信号としてメモリ２
へ与える一方、ＤＭＣ５からのメモリ・リード信号（以
下、ＭＲＤ）・（Ｃ）がメモリ１へ与えられ、更に、Ｄ
ＭＣ５の送出するアドレス信号（ｅ）中の上位アドレス
データＡ１３〜Ａ１５がＤＥＣ８によりデコードされ、
メモリ１のチップセレクト信号として与えられるため、
これにより、メモリ１が読み出し状態、メモリ２が書込
み状態となる。At this point, when HLDAK(a) from the CPU is given, DMC5 starts operating and 5F2L6.
7 responds and provides the DMA acknowledge signal (hereinafter referred to as DMAAK) sent by the DMC 5 as a chip select signal for the memory 2, and also provides the 1/O write signal (hereinafter referred to as Ilo/WR) (d) as a write signal. as memory 2
On the other hand, a memory read signal (hereinafter referred to as MRD) (C) from DMC5 is given to memory 1, and
Upper address data A13 to A15 in the address signal (e) sent by the MC5 are decoded by the DEC8,
Since it is given as a chip select signal for memory 1,
As a result, memory 1 becomes a read state and memory 2 becomes a write state.

また、ＤＭＣ５からのアドレス信号（ｅ）中、下位アド
レスデータＡＯ〜Ａ１２は、アドレスバス４を介してメ
モリ１，２へ同時に与えられるため、アドレス信号（ｅ
）を例えばｒ　／Ｏ０ＯＨＪとすれば、メモリ１のアド
レスｒ　／Ｏ０ＯＨＪからのデータ（ｆ）がメモリ２の
アドレスｒ９０００ＨＪヘデータバス３を介して直接転
送される。In addition, among the address signal (e) from the DMC 5, the lower address data AO to A12 are simultaneously given to the memories 1 and 2 via the address bus 4, so the address signal (e
) is, for example, r /O0OHJ, then data (f) from address r /O0OHJ of memory 1 is directly transferred to address r9000HJ of memory 2 via data bus 3 .

なお、ＨＬ　Ｄ　Ａ　Ｋ　（ａ）が与えられている間に
、ＤＭＣ５がＤＭＡＡＫ（ｂ）、ＭＲＤ（ｃ）、ｒｌｏ
−ＷＲ（ａ）を順次に生じ、かつ、反対の順位により消
滅すると共に、Ｉｌｏ・ｗＲ（ｄ）よりも若干長い期間
、データ（ｆ）を送出するものとなっており、これによ
り確実なデータの転送が行なわれる。Note that while HLDAK (a) is given, DMC5 receives DMAAK (b), MRD (c), rlo
-WR(a) is generated sequentially and disappears in the opposite order, and data (f) is transmitted for a slightly longer period than Ilo・wR(d), thereby ensuring reliable data. transfer is performed.

ＨＬＤＡＫ（ａ）の消滅後は、５ＥＬ６．７がＤＥＣ８
の出力およびＣＰＵからのメモリライト信号ＭＷＲを選
択し、これらをメモリ２へ与えるため、ＣＰＵがアドレ
スｒ　９０００ＨＪを指定すれば、転送されたデータを
メモリ２から読み出すことができる。After HLDAK(a) disappears, 5EL6.7 becomes DEC8
In order to select the output of and the memory write signal MWR from the CPU and apply them to the memory 2, if the CPU specifies the address r9000HJ, the transferred data can be read from the memory 2.

〔発明の効果〕〔Effect of the invention〕

以上の説明により明らか外とおυ本発明によれば、ＤＭ
ＡコントローラのＤＭＡアクノリッジ信号およびＩ／Ｏ
／Ｏライト信より転送先のメモリを書込み状態とし、Ｄ
ＭＡコントローラの上位アドレスデータおよびメモリ・
リード信号によシ転送元のメモリを読み出し状態とし、
両メモリへ下位アドレスデータを同時に与え、データバ
スを介してデータの転送を直接行なうものと１またこと
によシ、テンポラリレジスタ等の介在がなく、両メモリ
間のデータ転送が直接になされるため、データ転送が高
速となシ、下位アドレスデータの共通なメモリ間のデー
タ転送において顕著な効果が得られる。From the above explanation, it is clear that according to the present invention, DM
A controller DMA acknowledge signal and I/O
/O write signal puts the transfer destination memory in writing state, and D
MA controller upper address data and memory
The read signal puts the transfer source memory in the read state,
In this method, lower address data is given to both memories at the same time, and the data is transferred directly via the data bus.In particular, there is no intervention such as a temporary register, and the data is transferred directly between the two memories. Since the data transfer speed is high, a remarkable effect can be obtained in data transfer between common memories of lower address data.

【図面の簡単な説明】[Brief explanation of the drawing]

図は本発明の実施例を示し、第１図はブ「コック図、第
２図は第１図における各部の信号を示すタイミングチャ
ート、第３図はメモリのアドレス設定状況を示す図であ
る。 １．２−・１１８メモリ、３・・・−データバス、４＠
−・・アドレスバス、５・・−・ＤＭＡコントローラ、
６，７・・・−セレクタ、８・Ｉｌ・・デコーダ、（ｂ
）・・・・ＤＭＡアクノリッジ信号、（ｃ）・・・・メ
モリ・リード信号、（ｄ）・・・・Ｉ／Ｏライト信号、
（ｅ）・・・・アドレス信号、（ｆ）・ｅφφデータ。The figures show an embodiment of the present invention; FIG. 1 is a block diagram, FIG. 2 is a timing chart showing signals of each part in FIG. 1, and FIG. 3 is a diagram showing a memory address setting situation. 1.2-・118 memory, 3...-data bus, 4@
--Address bus, 5 --DMA controller,
6, 7...-selector, 8, Il... decoder, (b
)...DMA acknowledge signal, (c)...memory read signal, (d)...I/O write signal,
(e) Address signal, (f) eφφ data.

Claims (1)

【特許請求の範囲】[Claims] 下位のアドレスデータを共通とするメモリ間のデータ転
送において、データバスおよびアドレスバスにより転送
元のメモリと転送先のメモリとを直接々続し、該転送先
のメモリへＤＭＡコントローラのＤＭＡアクノリッジ信
号およびＩ／Ｏライト信号をチップセレクト信号および
ライト信号として与え、前記転送元のメモリには前記Ｄ
ＭＡコントローラの上位アドレスデータをデコードしチ
ップセレクト信号として与えると共にメモリ・リード信
号を与え、かつ、前記データバスを介して前記両メモリ
へ下位アドレスデータを同時に与え、前記データバスを
介してデータの転送を直接行なうことを特徴とするＤＭ
Ａ転送方式。In data transfer between memories that share lower address data in common, the source memory and the destination memory are directly connected via a data bus and address bus, and the DMA acknowledge signal and the DMA controller's DMA acknowledge signal are sent to the destination memory. An I/O write signal is given as a chip select signal and a write signal, and the transfer source memory receives the D
Decoding the upper address data of the MA controller and giving it as a chip select signal as well as giving a memory read signal, and simultaneously giving the lower address data to both of the memories via the data bus, and transferring the data via the data bus. DM characterized by directly conducting
A transfer method.