JPS5894195A - ワンチツプ・マイクロコンピユ−タ - Google Patents
ワンチツプ・マイクロコンピユ−タInfo
- Publication number
- JPS5894195A JPS5894195A JP56192614A JP19261481A JPS5894195A JP S5894195 A JPS5894195 A JP S5894195A JP 56192614 A JP56192614 A JP 56192614A JP 19261481 A JP19261481 A JP 19261481A JP S5894195 A JPS5894195 A JP S5894195A
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- JP
- Japan
- Prior art keywords
- output
- readout
- signal
- data
- software
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
Landscapes
- Microcomputers (AREA)
- Read Only Memory (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はワンチップによって構成されるiイ/a:=r
ンヒs−−タに関し、特に内部リードオンリーメモリ(
以下ROMと称す)に記憶されている情報の読み出しを
不可能にする制御が行なえるワンチップ・マイクロコン
ピュータに関するものである。
ンヒs−−タに関し、特に内部リードオンリーメモリ(
以下ROMと称す)に記憶されている情報の読み出しを
不可能にする制御が行なえるワンチップ・マイクロコン
ピュータに関するものである。
ワンチップ・マイクロ:Iyピエータは、1個の半導体
ペレット内にコンピュータ機能を集積化した4のであり
、内部のROMにソフトを記憶させることによって各種
制御を行なっている。
ペレット内にコンピュータ機能を集積化した4のであり
、内部のROMにソフトを記憶させることによって各種
制御を行なっている。
この場合、ROMに記憶させてソフトは、外部データ/
々スを介して外部からの読み出しおよび解読が容易であ
るために、ソフトの保護を行なうことが出来なかつ九、
従って、従来のワンチップ・マイクロコンピュータに於
いては、ソフトの保護を行なうために、ソフトを離かし
くして解読を困離にしている。
々スを介して外部からの読み出しおよび解読が容易であ
るために、ソフトの保護を行なうことが出来なかつ九、
従って、従来のワンチップ・マイクロコンピュータに於
いては、ソフトの保護を行なうために、ソフトを離かし
くして解読を困離にしている。
しかしながら、上述したようにソフトを細かしくしたと
してもソフトの保護は完全ではなかった。
してもソフトの保護は完全ではなかった。
従って本発明による目的は、内部メモリに記憶されてい
るソフトの保護を容易にかつ確実に行なうことが出来る
ワンチップ・マイクロコンピュータを提供することであ
る。
るソフトの保護を容易にかつ確実に行なうことが出来る
ワンチップ・マイクロコンピュータを提供することであ
る。
、このような目的を達成するために本発明は、読出し制
御メモリの特定ビットをソフトのデノ々ツク又はベリフ
ァイ後に書き込むことにより、゛双方向/々ス制御回路
の出力動作を不能にして内部に記憶されたソフトの保護
を行なうものである。以下1図面を用いて本発明による
ワンチップ・マイクロコンピュータを詳細に説明する。
御メモリの特定ビットをソフトのデノ々ツク又はベリフ
ァイ後に書き込むことにより、゛双方向/々ス制御回路
の出力動作を不能にして内部に記憶されたソフトの保護
を行なうものである。以下1図面を用いて本発明による
ワンチップ・マイクロコンピュータを詳細に説明する。
図は本発明によるマスクROMタイプのマイクロコンピ
ュータの一実施例を示す要部回路図である。同図に於い
て1はマイクロコンピュータであって、その内部にはデ
ータバスDBを介して図示しない演算制御部にリードオ
ンリーメモリ(以下ROMと称す)2が接続されている
。
ュータの一実施例を示す要部回路図である。同図に於い
て1はマイクロコンピュータであって、その内部にはデ
ータバスDBを介して図示しない演算制御部にリードオ
ンリーメモリ(以下ROMと称す)2が接続されている
。
゛また。ROM2には、内部アドレスバス入りからスリ
ーステートバッファ3、及び外部アドレス端子8に供給
される外部アドレス入力8ムDがスリーステートバッフ
ァ4を介してアPレス信号ムBとして供給される。5は
スリーステートバッファ3及び4の切換信号を得る為の
インノ々−タであってプログラム端子Pに供給される内
部、外部切換用入力信号Eが“H″の時はスy −ステ
ートノ々ツファ4を選択し、外部アドレス情報IADが
@L1の時は内部アドレスノ々ス入りからのアドレス情
報がアドレス信号ムBとして供給される。
ーステートバッファ3、及び外部アドレス端子8に供給
される外部アドレス入力8ムDがスリーステートバッフ
ァ4を介してアPレス信号ムBとして供給される。5は
スリーステートバッファ3及び4の切換信号を得る為の
インノ々−タであってプログラム端子Pに供給される内
部、外部切換用入力信号Eが“H″の時はスy −ステ
ートノ々ツファ4を選択し、外部アドレス情報IADが
@L1の時は内部アドレスノ々ス入りからのアドレス情
報がアドレス信号ムBとして供給される。
6は、外部データ/セスODBをデータノ々スDBに接
続する双方向ノ9ス制御回路であってチップセレクト端
P1と、データ入出力制御端P3を有している。7は入
力端Itに供給される入力信号IN。
続する双方向ノ9ス制御回路であってチップセレクト端
P1と、データ入出力制御端P3を有している。7は入
力端Itに供給される入力信号IN。
によって特定ビットに°H°信号が書き込まれて@H”
が出力され続ける読出し制御メモリ、8は入力端工3に
供給される入力信号IN、に供給される外部読出し制御
信号ムと読み出し制御メモリ7の出力を入力とするオア
グート%9ri端子Pからの入力信号Eとiイクロコン
ピュータ内部の入出力制御信号Bを入力とするオアゲー
トである。10はオアゲート8とオアゲート9の出力を
入力とするアンドゲートでアシ、このアンドゲート10
の出力が双方向/?ス制御回路6のデータ入出力制御端
P、に制御信号Cとして供給される。
が出力され続ける読出し制御メモリ、8は入力端工3に
供給される入力信号IN、に供給される外部読出し制御
信号ムと読み出し制御メモリ7の出力を入力とするオア
グート%9ri端子Pからの入力信号Eとiイクロコン
ピュータ内部の入出力制御信号Bを入力とするオアゲー
トである。10はオアゲート8とオアゲート9の出力を
入力とするアンドゲートでアシ、このアンドゲート10
の出力が双方向/?ス制御回路6のデータ入出力制御端
P、に制御信号Cとして供給される。
11は入力信号Eと双方向/?スを選択する為の内部チ
ップセレクト信号Fとを入力とするオアゲートであって
、その出力はチップセレクト信号Gとしてチップセレク
ト端子P1に供給される。
ップセレクト信号Fとを入力とするオアゲートであって
、その出力はチップセレクト信号Gとしてチップセレク
ト端子P1に供給される。
この様に構成されたワンチップ・マイクロコンピュータ
に於いてROM2にiスフ書込されたデータのベリファ
イに際しては、入力端I、に°L°レベルの続出し信号
ムを、入力端Ifに@H。
に於いてROM2にiスフ書込されたデータのベリファ
イに際しては、入力端I、に°L°レベルの続出し信号
ムを、入力端Ifに@H。
レベルの外部制御信号Eを供給する。この場合読出し制
御メモリ7には@H°信号の書き込みが行われていない
為にオアゲート8の出方は′″L”となっている。また
、端子Pには@H°レベルの信号Eが供給されているた
めにスリーステートバッファ4が選択されており、RO
M2のアドレス信号ムBには外部アドレス入カEムDが
外部アドレス情報として供給される。同時に信号Eはオ
アゲート11に入力される為、オアゲート11の出力は
1H°となシチッゾセレクト信号Gとして双方向パス制
御回路6のチップセレクト端P1に供給されて態動状態
とする。
御メモリ7には@H°信号の書き込みが行われていない
為にオアゲート8の出方は′″L”となっている。また
、端子Pには@H°レベルの信号Eが供給されているた
めにスリーステートバッファ4が選択されており、RO
M2のアドレス信号ムBには外部アドレス入カEムDが
外部アドレス情報として供給される。同時に信号Eはオ
アゲート11に入力される為、オアゲート11の出力は
1H°となシチッゾセレクト信号Gとして双方向パス制
御回路6のチップセレクト端P1に供給されて態動状態
とする。
アンドゲート10はオアゲート8の出力が”L″である
ことから@L°レベルの双方向ノ々ス制御回路を出力状
態とする信号0を出力して入力端P諺に供給する。
ことから@L°レベルの双方向ノ々ス制御回路を出力状
態とする信号0を出力して入力端P諺に供給する。
この状態に於いて、外部アドレス入力信号EADを切換
えながら外部データバスODBから外部に読出されるデ
ータが所望データに合致しているかを判別する。そして
、この読出しデータが正常であるならば、次にROM2
のデータに対する外部への読出しを禁止を行う為の制御
を行なう。
えながら外部データバスODBから外部に読出されるデ
ータが所望データに合致しているかを判別する。そして
、この読出しデータが正常であるならば、次にROM2
のデータに対する外部への読出しを禁止を行う為の制御
を行なう。
そして、胱出し禁止制御に際しては、入力端11に@H
“のノぞルス過電圧信号を供給することによって続出し
制御メモリ7の等定ピットに°H″を書き込む、従って
、この続出し制御メモリ7は1ピツトによって構成され
ているために、その出力は常時“H”となる、この結果
、オアゲート8の出力は入力端I、に供給される読…し
信号ムに関係なく、常に′″H“出力を送出し続けるこ
とになる。オアゲート8の1H゛出力はアンドゲート1
0を介して双方向ノ々ス制御回路6に′″H“レベルの
データ出力制御信号Cとして供給されることになり、こ
れに伴なって双方向ノ々ス制御回路6のデータ出力動作
が禁止される。
“のノぞルス過電圧信号を供給することによって続出し
制御メモリ7の等定ピットに°H″を書き込む、従って
、この続出し制御メモリ7は1ピツトによって構成され
ているために、その出力は常時“H”となる、この結果
、オアゲート8の出力は入力端I、に供給される読…し
信号ムに関係なく、常に′″H“出力を送出し続けるこ
とになる。オアゲート8の1H゛出力はアンドゲート1
0を介して双方向ノ々ス制御回路6に′″H“レベルの
データ出力制御信号Cとして供給されることになり、こ
れに伴なって双方向ノ々ス制御回路6のデータ出力動作
が禁止される。
この場合、読出し制御メモリ7としては、UVIFRO
M、llPROMおよび局所破壊屋等を用いることが出
来る。
M、llPROMおよび局所破壊屋等を用いることが出
来る。
以上説明したように、本発明によるワンチップ・マイク
ロコンピュータは、内部に読出し制御メモリを用いてデ
ノ々ッグ後に読出し禁止信号を書き込み、この続出し制
御メモリの出力を用いて内部デーツノマスを外部データ
ノ々スに接続する双方向ノ9ス制御回路のデータ出力動
作を禁止したものである。よって、読出し制御メモ゛リ
ヘの読出し禁止用の信号書込み後に於いては、R,OM
に齋込まれているソフトデータの耽出しを確実に防止す
ることが出来る優れた効果を有する。
ロコンピュータは、内部に読出し制御メモリを用いてデ
ノ々ッグ後に読出し禁止信号を書き込み、この続出し制
御メモリの出力を用いて内部デーツノマスを外部データ
ノ々スに接続する双方向ノ9ス制御回路のデータ出力動
作を禁止したものである。よって、読出し制御メモ゛リ
ヘの読出し禁止用の信号書込み後に於いては、R,OM
に齋込まれているソフトデータの耽出しを確実に防止す
ることが出来る優れた効果を有する。
図は本発明によるワンチップ・マイクロコンピュータの
一実施例を示す要部回路図である。 1−マーイクロ・コンピュータs2−リ IFオンリー
メモリ(ROM)、3.4−スリースチートノ9ツフア
、5−イン/9−タ、6−双方向ノ々ス制御回路、7−
・読出し制御メモリ、8.9.11・−オアゲート、1
0−アンドゲート。
一実施例を示す要部回路図である。 1−マーイクロ・コンピュータs2−リ IFオンリー
メモリ(ROM)、3.4−スリースチートノ9ツフア
、5−イン/9−タ、6−双方向ノ々ス制御回路、7−
・読出し制御メモリ、8.9.11・−オアゲート、1
0−アンドゲート。
Claims (1)
- (1)内部データノ々スに接続された内部メモリ、前記
内部データノ々スと外部データフ9スを接続する双方向
パス制御回路を内蔵するワンチップ・マイクロコンピュ
ータに於いて、前記ワンチップ・マイクロコンピュータ
の内部に外部からの制御によって読出し禁止用の信号が
書込まれる続出し制御メモリを設け、前記読出し制御メ
モリの出力によシ前記双方向ノ々ス制御回路のデータ出
力動作を禁止制御することを特徴とするワンチップ・マ
イクロコンピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56192614A JPS5894195A (ja) | 1981-11-30 | 1981-11-30 | ワンチツプ・マイクロコンピユ−タ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56192614A JPS5894195A (ja) | 1981-11-30 | 1981-11-30 | ワンチツプ・マイクロコンピユ−タ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5894195A true JPS5894195A (ja) | 1983-06-04 |
Family
ID=16294183
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56192614A Pending JPS5894195A (ja) | 1981-11-30 | 1981-11-30 | ワンチツプ・マイクロコンピユ−タ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5894195A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2600809A1 (fr) * | 1986-06-24 | 1987-12-31 | Eurotechnique Sa | Dispositif de detection du fonctionnement du systeme de lecture d'une cellule-memoire eprom ou eeprom |
JPS63193257A (ja) * | 1987-02-06 | 1988-08-10 | Kyodo Printing Co Ltd | メモリ拡張用端子を具備したicカード用シングルチップコンピュータ |
JPH0373044A (ja) * | 1989-05-10 | 1991-03-28 | Matsushita Electric Ind Co Ltd | Rom読み出し禁止回路 |
EP0467355A2 (en) * | 1990-07-19 | 1992-01-22 | Kabushiki Kaisha Toshiba | Security circuit for protecting data stored in an internal memory of a microcomputer |
US5396471A (en) * | 1993-03-29 | 1995-03-07 | Kabushiki Kaisha Toshiba | Data protection circuit |
US6237137B1 (en) | 1997-10-15 | 2001-05-22 | Dell Usa, L.P. | Method and system for preventing unauthorized access to a computer program |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5268341A (en) * | 1975-12-01 | 1977-06-07 | Intel Corp | Mos digital computer |
JPS5674899A (en) * | 1979-11-20 | 1981-06-20 | Mitsubishi Electric Corp | Memory information protecting circuit |
-
1981
- 1981-11-30 JP JP56192614A patent/JPS5894195A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS5674899A (en) * | 1979-11-20 | 1981-06-20 | Mitsubishi Electric Corp | Memory information protecting circuit |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
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FR2600809A1 (fr) * | 1986-06-24 | 1987-12-31 | Eurotechnique Sa | Dispositif de detection du fonctionnement du systeme de lecture d'une cellule-memoire eprom ou eeprom |
US4908799A (en) * | 1986-06-24 | 1990-03-13 | Thomson Composants Militaires Et Spatiaux | Device to detect the functioning of the read system of an EPROM or EEPROM memory cell |
JPS63193257A (ja) * | 1987-02-06 | 1988-08-10 | Kyodo Printing Co Ltd | メモリ拡張用端子を具備したicカード用シングルチップコンピュータ |
JPH0373044A (ja) * | 1989-05-10 | 1991-03-28 | Matsushita Electric Ind Co Ltd | Rom読み出し禁止回路 |
EP0467355A2 (en) * | 1990-07-19 | 1992-01-22 | Kabushiki Kaisha Toshiba | Security circuit for protecting data stored in an internal memory of a microcomputer |
US5377343A (en) * | 1990-07-19 | 1994-12-27 | Kabushiki Kaisha Toshiba | Security circuit for protecting data stored in an internal memory of a microcomputer |
US5396471A (en) * | 1993-03-29 | 1995-03-07 | Kabushiki Kaisha Toshiba | Data protection circuit |
US6237137B1 (en) | 1997-10-15 | 2001-05-22 | Dell Usa, L.P. | Method and system for preventing unauthorized access to a computer program |
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