JPS5890853A - 入力検出回路 - Google Patents
入力検出回路Info
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- JPS5890853A JPS5890853A JP56189547A JP18954781A JPS5890853A JP S5890853 A JPS5890853 A JP S5890853A JP 56189547 A JP56189547 A JP 56189547A JP 18954781 A JP18954781 A JP 18954781A JP S5890853 A JPS5890853 A JP S5890853A
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- 238000001514 detection method Methods 0.000 title claims description 9
- 239000000872 buffer Substances 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 2
- 229910001369 Brass Inorganic materials 0.000 description 1
- 239000010951 brass Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Dc Digital Transmission (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この斃倒は、３値以上の入力レベル検出を行なう入力検
出−路＋：ｌＩする。
出−路＋：ｌＩする。
通常のディジタ、ルＶステムで取り扱う信号としては、
信号たとえば電圧かあるかないかを高レベル（ルベル）
、低レベル（０レベル）（二灼応させている２過信号か
一般的である。たとえばランダムアクセスメモリ（ＲＡ
Ｍ）（二おけるライトデータはルベルと０レベルの２１
１レベルであり、ライトデータの電圧レベルが一定電Ｅ
ＥＶＩＨ以上のときにそのデータをルベルとして、また
電圧レベルが一定電圧ＶＩＬ以上のときＣ二はそのデー
タをθレベルとしてそれぞれメモリエリアζ：書き込む
。
信号たとえば電圧かあるかないかを高レベル（ルベル）
、低レベル（０レベル）（二灼応させている２過信号か
一般的である。たとえばランダムアクセスメモリ（ＲＡ
Ｍ）（二おけるライトデータはルベルと０レベルの２１
１レベルであり、ライトデータの電圧レベルが一定電Ｅ
ＥＶＩＨ以上のときにそのデータをルベルとして、また
電圧レベルが一定電圧ＶＩＬ以上のときＣ二はそのデー
タをθレベルとしてそれぞれメモリエリアζ：書き込む
。
ところで上記ライトデータは直接メモリエリアー二畳き
込まれるのではなく、たとえば縞１−（二示すようなイ
ンバータからなる入力バンファ回路Ｂｕ を介して誉
き込まれる。鶴２因は上記入力パツファ回ｗＩＢｕ
のしきい値電圧の状態を示す因である。この人力バッフ
ァー路Ｂｕ Ｅ与えられるデータの電圧レベルがＶＤ
Ｄ （所定電―電位）とＶＩＨとの間の範囲（：あれは
このデータはルベルとして検出され、またデータの電圧
レベルがＶルとＧＮＤ （＠地電位）との間の範Ｈ巡＝
あれはこのデータはθレベルとして検出される。上記電
圧レベルＶ！ａとＶＩＩ、 （これを一般Ｃ二しきい値
電圧と称する）とは−紋せす、鉤者間（＝はレベル差が
有り、この差の間はルベル（：もθレベル（：も輌さな
い不定領域（中間レベル〕となつ工いる・そして従来で
はこの中間レベルは使用されていないのが１１慣である
。
込まれるのではなく、たとえば縞１−（二示すようなイ
ンバータからなる入力バンファ回路Ｂｕ を介して誉
き込まれる。鶴２因は上記入力パツファ回ｗＩＢｕ
のしきい値電圧の状態を示す因である。この人力バッフ
ァー路Ｂｕ Ｅ与えられるデータの電圧レベルがＶＤ
Ｄ （所定電―電位）とＶＩＨとの間の範囲（：あれは
このデータはルベルとして検出され、またデータの電圧
レベルがＶルとＧＮＤ （＠地電位）との間の範Ｈ巡＝
あれはこのデータはθレベルとして検出される。上記電
圧レベルＶ！ａとＶＩＩ、 （これを一般Ｃ二しきい値
電圧と称する）とは−紋せす、鉤者間（＝はレベル差が
有り、この差の間はルベル（：もθレベル（：も輌さな
い不定領域（中間レベル〕となつ工いる・そして従来で
はこの中間レベルは使用されていないのが１１慣である
。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、為レベル状態、低レベル状態の他に
この内レベル状態の間に少くとも一つの中間レベル状態
を設け、この中間レベル状態を検田町舵とすること（二
よって入力信号の情輸量を増加させ、ディジタルシステ
ムＣ二対して新たなｆＩＡ能を付加せしめることのでき
る入力検出−路を提供すること（二ある。
あり、その目的は、為レベル状態、低レベル状態の他に
この内レベル状態の間に少くとも一つの中間レベル状態
を設け、この中間レベル状態を検田町舵とすること（二
よって入力信号の情輸量を増加させ、ディジタルシステ
ムＣ二対して新たなｆＩＡ能を付加せしめることのでき
る入力検出−路を提供すること（二ある。
以下−面を参照してこの斃例の一実施例な説明する。第
３−はこの鈍―区二係る入力検出回路の一１１！施例の
回路構成図であり、入力信号Ｉｎの状態として高レベル
状態、低レベル状態の他（：この両レベル状態の間の一
つの中間レベル状態を検出する場合が示されている。入
力信号Ｉｎ は互にしきい値電圧の異なる二つの反転
型の入力バッファ回路１１．１２を介して＠埋−路ＩＪ
（：与えられる。この論ｊ！Ｎ路ＩＪは上記二つの入力
バッファ（ロ）路１１．１２の出力から、入力信号Ｉｎ
が高レベル状態（ルベル状態）であることを検出す
ると低レベル（θレベル）Ｃ二なる信号Ａ、入力信号Ｉ
ｎ が低レベル状態であることを検出すると低レベル
になる信号Ｂ、入力信号Ｉｎ が高レベル状態と低レ
ベル状態との間の中間レベル状態であることを検出する
と低レベル（＝なる信号０それぞれを出力する。
３−はこの鈍―区二係る入力検出回路の一１１！施例の
回路構成図であり、入力信号Ｉｎの状態として高レベル
状態、低レベル状態の他（：この両レベル状態の間の一
つの中間レベル状態を検出する場合が示されている。入
力信号Ｉｎ は互にしきい値電圧の異なる二つの反転
型の入力バッファ回路１１．１２を介して＠埋−路ＩＪ
（：与えられる。この論ｊ！Ｎ路ＩＪは上記二つの入力
バッファ（ロ）路１１．１２の出力から、入力信号Ｉｎ
が高レベル状態（ルベル状態）であることを検出す
ると低レベル（θレベル）Ｃ二なる信号Ａ、入力信号Ｉ
ｎ が低レベル状態であることを検出すると低レベル
になる信号Ｂ、入力信号Ｉｎ が高レベル状態と低レ
ベル状態との間の中間レベル状態であることを検出する
と低レベル（＝なる信号０それぞれを出力する。
そして上記−珈回路ＩＳは土紀☆伽〜＾、ム。
Ｃを出力するため（二、上記二つの入力バッファ１ｇ１
ｊ３１１．１２の出力が並列的（：与えられるナンド（
ＮＡＮＤ ）ゲート回路１４、上記二つの入力パツファ
回路１１．１１の各出力を反転する二つのインバータ１
５．１６．この両インバータ１６．１６の出力が並列的
Ｃ：与えられるナントゲー？Ｕ路１１、上記両ナントゲ
ート回路１４゜１７の出力が並列的１：与えられるナン
トゲート回路１８とから構成され、上記ナントゲート回
路１Ｆ、１４．ＩＩＩの各出力信号が上記信号Ａ。
ｊ３１１．１２の出力が並列的（：与えられるナンド（
ＮＡＮＤ ）ゲート回路１４、上記二つの入力パツファ
回路１１．１１の各出力を反転する二つのインバータ１
５．１６．この両インバータ１６．１６の出力が並列的
Ｃ：与えられるナントゲー？Ｕ路１１、上記両ナントゲ
ート回路１４゜１７の出力が並列的１：与えられるナン
トゲート回路１８とから構成され、上記ナントゲート回
路１Ｆ、１４．ＩＩＩの各出力信号が上記信号Ａ。
Ｂ、ＣＩ＝対応している。
第４図（１） 、 （ｔ））は上記二つの入力バッファ
回路１１．１１のしきい値電圧の状態を示す図であり、
−力の入力バッファ回路１１の高レベル肯すしきい値ｌ
１ｌＬ出Ｖｘｕ、および低レベル儒のしきい値電圧ＶＩ
Ｌ、 それぞれは、他方の入力バンファ回ｗ１１２の
為レベル情のしきい値電圧ＶＩ）ｌ、および低レベル肯
のしきい値電圧ＶＩＬ、 それぞれよりも高レベルと
なっている。
回路１１．１１のしきい値電圧の状態を示す図であり、
−力の入力バッファ回路１１の高レベル肯すしきい値ｌ
１ｌＬ出Ｖｘｕ、および低レベル儒のしきい値電圧ＶＩ
Ｌ、 それぞれは、他方の入力バンファ回ｗ１１２の
為レベル情のしきい値電圧ＶＩ）ｌ、および低レベル肯
のしきい値電圧ＶＩＬ、 それぞれよりも高レベルと
なっている。
上記のような構成において、いま入力信号Ｉｎ のレ
ベル状態が第５因中破線を付して示すよう６二ＶＤＤと
Ｖｒａｌとの間の範囲Ｃ二ある場合ζ：は、二つの入力
バッファｔｊ９Ｊｌ１５１１．１２の出力はともＩ：高
レベルとなり、この結果、信号Ａ、Ｂ。
ベル状態が第５因中破線を付して示すよう６二ＶＤＤと
Ｖｒａｌとの間の範囲Ｃ二ある場合ζ：は、二つの入力
バッファｔｊ９Ｊｌ１５１１．１２の出力はともＩ：高
レベルとなり、この結果、信号Ａ、Ｂ。
Ｃは第５図に示すよう（：低レベル、高レベル、高レベ
ルとなる。
ルとなる。
次（二人力信号Ｉｎ のレベル状態が謝５図中破−を
付して示すよう（：Ｖｎ、ｔとＧＮＤ との間（＝あ
る場合（＝は、二つの入力バッファ回路１１゜１２の出
力はとも一二低レベルとなり、この結果、信号Ａ、Ｂ、
Ｃは第５ｍ＋＝示すよう（−為レベル、低レベル、Ｗｂ
レベルとなる０ さら（二次（＝入力信号Ｉｎ のレベル状態が第５図
中破線を付し℃示すよう＋： ＶＩＬ、とＶ ＩＨｌ
との関（；ある場合６二は、一方の入力３フファ１ｇ
ｌ路１１の出力は低レベル、他方の入カバンファーｗｊ
１：Ｉの出力は高レベルとなり、この結果、信号Ａ、Ｂ
、Ｃは＄５１Ｎ（二示すよう（ニーレベル。
付して示すよう（：Ｖｎ、ｔとＧＮＤ との間（＝あ
る場合（＝は、二つの入力バッファ回路１１゜１２の出
力はとも一二低レベルとなり、この結果、信号Ａ、Ｂ、
Ｃは第５ｍ＋＝示すよう（−為レベル、低レベル、Ｗｂ
レベルとなる０ さら（二次（＝入力信号Ｉｎ のレベル状態が第５図
中破線を付し℃示すよう＋： ＶＩＬ、とＶ ＩＨｌ
との関（；ある場合６二は、一方の入力３フファ１ｇ
ｌ路１１の出力は低レベル、他方の入カバンファーｗｊ
１：Ｉの出力は高レベルとなり、この結果、信号Ａ、Ｂ
、Ｃは＄５１Ｎ（二示すよう（ニーレベル。
高レベル、低レベルトナル。
すなわちこの回路では、入力信ｖｌｎ のレベルがＶ
ＤＤとＶＩＨｌとの関ではこのレベルを高レベルとして
検出し、Ｖル宜とＧＮＤ との間では低レベルとして検
出し、さら（二ＶＩＬ、とＶ ｏｉｌとの間では中間レ
ベルとして検出する。したがって入力信号Ｉｎ は３
値のデータを持つこと（二なり、従来の２辿（二対して
含有する情−１１Ｌな増加させることができる。
ＤＤとＶＩＨｌとの関ではこのレベルを高レベルとして
検出し、Ｖル宜とＧＮＤ との間では低レベルとして検
出し、さら（二ＶＩＬ、とＶ ｏｉｌとの間では中間レ
ベルとして検出する。したがって入力信号Ｉｎ は３
値のデータを持つこと（二なり、従来の２辿（二対して
含有する情−１１Ｌな増加させることができる。
＃４６図はこの発明をＲＡＭ （：応用した場合の（ロ
）路栴成因である。図１＝おいて２１ａ、Ｉｌｂ。
）路栴成因である。図１＝おいて２１ａ、Ｉｌｂ。
ＪＪＣ・・・はデータの書き込み、読み出しが６Ｊ能な
１ヒツトのメモリセルであり、これらのメモリセルは一
つのメモリセルｊ７Ｍで例示するように二つのインバー
タｘｉ、ｉｓと二つのトランスフアゲ−）２１ 、Ｉｓ
とから構成されている◎これら各メそリセルＪ １ ａ
、 Ｊ １ ｂ 、 ２１ｃ・・・内の一方のトラン
スファゲート２４の他端は一方のピン） ＄Ｉ Ｊ ＃
ｌ二、他方のトランスファゲート２５の他端は他方の
ヒフ）１１２７にそれぞれ接続され、また各メモリセル
内の両トランスフアゲ−）！４ 、ＩＩのゲートはＮ−
の各ワード＠２１ａ、ｌ１ｌｂ、２１ｃ ｌ二接続さ
れている。土紀−ピットＨｚｉ、ｘｉには、データ書き
込み時、インバータ２９（：よって相補レベル１：質換
されたー刑のライトデータのそれぞれが与えられるよう
じニなっていて、さら≦二上記両ビット銀ｚｔｓ、ｓｒ
の途中（＝は前記第３図（＝示すこの発明の入力検出囲
路で得られる信号Ｃを制御入力とするトライスデートバ
ッファ！ｇＩ＠３０゜Ｊｌが挿入されている・なお前記
入力検出囲路への入力信号として上記インバータ２９あ
るいはビジト＠ＪＦ（：与えられるライトデータＷＤが
入力される。
１ヒツトのメモリセルであり、これらのメモリセルは一
つのメモリセルｊ７Ｍで例示するように二つのインバー
タｘｉ、ｉｓと二つのトランスフアゲ−）２１ 、Ｉｓ
とから構成されている◎これら各メそリセルＪ １ ａ
、 Ｊ １ ｂ 、 ２１ｃ・・・内の一方のトラン
スファゲート２４の他端は一方のピン） ＄Ｉ Ｊ ＃
ｌ二、他方のトランスファゲート２５の他端は他方の
ヒフ）１１２７にそれぞれ接続され、また各メモリセル
内の両トランスフアゲ−）！４ 、ＩＩのゲートはＮ−
の各ワード＠２１ａ、ｌ１ｌｂ、２１ｃ ｌ二接続さ
れている。土紀−ピットＨｚｉ、ｘｉには、データ書き
込み時、インバータ２９（：よって相補レベル１：質換
されたー刑のライトデータのそれぞれが与えられるよう
じニなっていて、さら≦二上記両ビット銀ｚｔｓ、ｓｒ
の途中（＝は前記第３図（＝示すこの発明の入力検出囲
路で得られる信号Ｃを制御入力とするトライスデートバ
ッファ！ｇＩ＠３０゜Ｊｌが挿入されている・なお前記
入力検出囲路への入力信号として上記インバータ２９あ
るいはビジト＠ＪＦ（：与えられるライトデータＷＤが
入力される。
このようなＲＡＭ（二おいてイｌ１ｔＣが為レベルのと
きζ−は両トライステートパクファＩｇ回路３ｏ。
きζ−は両トライステートパクファＩｇ回路３ｏ。
Ｊｌが動作して、このとき選択されているワー）”＋１
１１７４１に接続されたメモリセル２１ｉ：、ピント線
ｘｉ、ｚｖのデータか誉き込まれる。−力、係号Ｃが低
レベルのとき、すなわちライトデータの一レベルが中間
レベルのときには、両トライステートバクファ回路ｓｏ
、ｓｉが動作せずその出力状態は＾インピーダンス状態
となり、このとき選択されているワードｆｉ１２８４二
接続されたメモリセル２１≦＝はデータの書き込みは行
なわれない。すなわちこのＲＡＭではライトデータな中
間レベルＣ二設定することζ；よって、−ビット単位で
データの書き込み制御が行なえるようＣ：なった。
１１７４１に接続されたメモリセル２１ｉ：、ピント線
ｘｉ、ｚｖのデータか誉き込まれる。−力、係号Ｃが低
レベルのとき、すなわちライトデータの一レベルが中間
レベルのときには、両トライステートバクファ回路ｓｏ
、ｓｉが動作せずその出力状態は＾インピーダンス状態
となり、このとき選択されているワードｆｉ１２８４二
接続されたメモリセル２１≦＝はデータの書き込みは行
なわれない。すなわちこのＲＡＭではライトデータな中
間レベルＣ二設定することζ；よって、−ビット単位で
データの書き込み制御が行なえるようＣ：なった。
！１！７Ｎはこの発明の他の実施例の１ｇｉ路構成図で
ある。上記実施例では入力信号Ｉｎ の状態として、
為レベル状態、低レベル状態の他（：この両レベル状態
の間の一つの中間レベルを検出する場合であったが、こ
の実施例回路ではＪＩＫＪＩＩ（ａ）〜（ｅ） Ｅ不ス
ｊ ５ Ｇ”−互ｃニジきい値電圧の異なる三つの反転
製の人力バッファ回路４１，４１゜４Ｊを設け、これら
の人力バッファ回路の出力を一珈一路１１（：与えるこ
とによって、入力信号１ｎｆ）ｉ％レベル状態、低レベ
ル状態、この両レベル状態の間の二つの中間レベルの合
計四つり状−Ｃ二対応した信号ＪＪ、Ｍ、Ｆ、Ｇを優る
ようにしたものである。また一般に互にしきい箇電圧の
異なるｎ＠の人力バッファ回路を設け、これら入力バッ
ファ回路の出力を論増姑路Ｃ二与えることによって入力
信号Ｉｎの（ｎ＋１）の状１１に約応した信号を得るこ
とができる。
ある。上記実施例では入力信号Ｉｎ の状態として、
為レベル状態、低レベル状態の他（：この両レベル状態
の間の一つの中間レベルを検出する場合であったが、こ
の実施例回路ではＪＩＫＪＩＩ（ａ）〜（ｅ） Ｅ不ス
ｊ ５ Ｇ”−互ｃニジきい値電圧の異なる三つの反転
製の人力バッファ回路４１，４１゜４Ｊを設け、これら
の人力バッファ回路の出力を一珈一路１１（：与えるこ
とによって、入力信号１ｎｆ）ｉ％レベル状態、低レベ
ル状態、この両レベル状態の間の二つの中間レベルの合
計四つり状−Ｃ二対応した信号ＪＪ、Ｍ、Ｆ、Ｇを優る
ようにしたものである。また一般に互にしきい箇電圧の
異なるｎ＠の人力バッファ回路を設け、これら入力バッ
ファ回路の出力を論増姑路Ｃ二与えることによって入力
信号Ｉｎの（ｎ＋１）の状１１に約応した信号を得るこ
とができる。
またこの発明Ｃ二よる入力検出（ロ）路は）ＬＡＭの他
に種々のゲイジタルシステム（：応用可能であり、ディ
ジタルシステムＣ：応用することＣ二よって新たな機能
を付加せしめることができる。
に種々のゲイジタルシステム（：応用可能であり、ディ
ジタルシステムＣ：応用することＣ二よって新たな機能
を付加せしめることができる。
なおこの発明は上記した実施例に限定されるものではな
く、たとえは上記実施例では人力バッファ回路は反転湿
のものである場合Ｃ二ついてａ明したが、これは非反転
朧のものを用いてもよい。
く、たとえは上記実施例では人力バッファ回路は反転湿
のものである場合Ｃ二ついてａ明したが、これは非反転
朧のものを用いてもよい。
以上説明したようＣ：この発明によれば、入力＠号に約
してしきい値の異なる少（とも２９の人力バッファ回路
を設け、これら人力バッファ回路の出力を論理［ｇＩｉ
２ｉ に入力し、この鍮坦回絡１：よって上記入力信号
の為レベル状態と低レベル状態との間の少くとも一つの
中間レベル状態を検出するよう（二したこと（二より、
入力信号の情報蓋を増加させ、ディジタルＶステム（二
均して新たな機能を付加せしめることのできる入力検出
回路を提供することができる。
してしきい値の異なる少（とも２９の人力バッファ回路
を設け、これら人力バッファ回路の出力を論理［ｇＩｉ
２ｉ に入力し、この鍮坦回絡１：よって上記入力信号
の為レベル状態と低レベル状態との間の少くとも一つの
中間レベル状態を検出するよう（二したこと（二より、
入力信号の情報蓋を増加させ、ディジタルＶステム（二
均して新たな機能を付加せしめることのできる入力検出
回路を提供することができる。
第１−は人力バッファ回路の構成図、亀２図はそのしき
い値電圧の状態を示す嫡、熟３−はこの発明（二係る入
力検出（ロ）路の一路構成図、鯖４１り！Ｊ （Ｊｌ）
、 （ｂ）は上記実施例回路における二つの入力バッ
ファ（ロ）路のしきい値電圧の＃に態を不す図。 第５図は上記実施例回路の動作を示す技形図、第６−は
この尭例の応用例の一路構成図、絽７図はこの発明の他
の実施例の（ロ）路榊威図、躯８−■〜（Ｃ）は同喚施
例−路（＝おける三つの入力バクファ紬路のしきい値電
圧の状態を示す因である・ １１．１１，４１．４２．４８・・・反転溢の入カバ７
７アーＭ％ＩＪ、４４・・・論ｊ！Ｉｇ１１１１８．１
４゜Ｊ ７／ 、 Ｊ ＃ ・・・す／ ）” （ＮＡ
ＮＩ））ゲート回路、１５゜１６・・・インバータ、２
１・・・メモリセル、ｚ７ｔ。 ２５ 、ｉｓ・・・インバータ、７４ 、Ｉｓ・・・ト
ランススフアゲート、ｘｉ 、７Ｆ・・・ビット線、２
＃・・・ワード＠、１０．８１・・・トクイステートバ
ッファ回路。 出愚人代理人 弁理士 鈴 江 武 彦第１−
第２図 第３図 （ａ） （ｂ） 第５図 第６図 第７図 第８図
い値電圧の状態を示す嫡、熟３−はこの発明（二係る入
力検出（ロ）路の一路構成図、鯖４１り！Ｊ （Ｊｌ）
、 （ｂ）は上記実施例回路における二つの入力バッ
ファ（ロ）路のしきい値電圧の＃に態を不す図。 第５図は上記実施例回路の動作を示す技形図、第６−は
この尭例の応用例の一路構成図、絽７図はこの発明の他
の実施例の（ロ）路榊威図、躯８−■〜（Ｃ）は同喚施
例−路（＝おける三つの入力バクファ紬路のしきい値電
圧の状態を示す因である・ １１．１１，４１．４２．４８・・・反転溢の入カバ７
７アーＭ％ＩＪ、４４・・・論ｊ！Ｉｇ１１１１８．１
４゜Ｊ ７／ 、 Ｊ ＃ ・・・す／ ）” （ＮＡ
ＮＩ））ゲート回路、１５゜１６・・・インバータ、２
１・・・メモリセル、ｚ７ｔ。 ２５ 、ｉｓ・・・インバータ、７４ 、Ｉｓ・・・ト
ランススフアゲート、ｘｉ 、７Ｆ・・・ビット線、２
＃・・・ワード＠、１０．８１・・・トクイステートバ
ッファ回路。 出愚人代理人 弁理士 鈴 江 武 彦第１−
第２図 第３図 （ａ） （ｂ） 第５図 第６図 第７図 第８図
Claims (1)
- 入力儒″ｆ！僅＝対してしきい値の真なる少くとも２個
の入力バッファ細路を般け、これら入力パクファ（ロ）
路の出力を論ｊｌｉｇＩｊｉ！！（二人力し、こり論珈
（２）路６二よって上記入力信号の高レベル状態と低レ
ベル状態との間の少くとも一つの中間レベル状態を検出
するよう６＝シたことを特徴とする入力検出１ｇｌ路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56189547A JPS5890853A (ja) | 1981-11-26 | 1981-11-26 | 入力検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56189547A JPS5890853A (ja) | 1981-11-26 | 1981-11-26 | 入力検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5890853A true JPS5890853A (ja) | 1983-05-30 |
Family
ID=16243135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56189547A Pending JPS5890853A (ja) | 1981-11-26 | 1981-11-26 | 入力検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890853A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0280913A2 (de) * | 1987-03-06 | 1988-09-07 | Blaupunkt-Werke GmbH | Gerät zum Empfang von Daten |
| US4827489A (en) * | 1986-05-02 | 1989-05-02 | Hitachi, Ltd. | Decoding device for digital signals |
-
1981
- 1981-11-26 JP JP56189547A patent/JPS5890853A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4827489A (en) * | 1986-05-02 | 1989-05-02 | Hitachi, Ltd. | Decoding device for digital signals |
| EP0280913A2 (de) * | 1987-03-06 | 1988-09-07 | Blaupunkt-Werke GmbH | Gerät zum Empfang von Daten |
| JPS6453632A (en) * | 1987-03-06 | 1989-03-01 | Blaupunkt Werke Gmbh | Data receiver |
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