JPS585804A - Process controller - Google Patents
Process controllerInfo
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- JPS585804A JPS585804A JP56103576A JP10357681A JPS585804A JP S585804 A JPS585804 A JP S585804A JP 56103576 A JP56103576 A JP 56103576A JP 10357681 A JP10357681 A JP 10357681A JP S585804 A JPS585804 A JP S585804A
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- controller
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B15/00—Systems controlled by a computer
- G05B15/02—Systems controlled by a computer electric
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Control By Computers (AREA)
Abstract
Description
【発明の詳細な説明】 本発明はプルセスコント費−ラの改棗に関する。[Detailed description of the invention] TECHNICAL FIELD The present invention relates to a modification of Prussecomte cost-La.
従来のグw−kX:Iント田−ツ′は、第1図および絡
2図に示すように各ループコント習−ラト・・相互間、
或いは上位のセントラルコントローラ2、上位伝送用コ
ントー−ラ3との間のデータ授受としてパラレルパスラ
イン4又はl;NもしくはNUHのシリアルパスライン
5の構成をとっている。しかし、第1図に示ナパラレル
バスライン構成のものでは、次のような欠点を有する。As shown in Fig. 1 and Fig. 2, the conventional group w-k
Alternatively, a parallel path line 4 or a serial path line 5 of 1;N or NUH is used for data exchange between the higher-level central controller 2 and the higher-level transmission controller 3. However, the parallel bus line configuration shown in FIG. 1 has the following drawbacks.
先ず、ある1つのループ冨ント請−ツ1が故障したとき
、他の正常なループコント田−ラト・・のデータ伝送を
止めてしまう恐れがある。すなわち、パスライン4に直
結す為パスドライバや受信部の短絡モードの故障によ)
パスライy4が低インピーダンスに固定されてし會うと
、パスジイン4が使用で亀なくな)、事実上データ通信
が不卵となる。そこで、上記不具合を回避するため、パ
スライン4の二重化など亀考えられるが非常に高価とな
p、tえ実iIスペースの面でも問題である。tた。ル
ープコント、ローラ1をオンラインメインテナノスする
場合、電源をオフせずにモジ為−ルを着脱しなければな
らないが、ヒれを許゛す丸めには電源スィッチを各毫ジ
瓢−ル毎に設け、これをオフしてIll’ちながら自動
的に電源をオフするとかの糧の工夫を織す必要があp1
コストが高く、簑スペースが増加する欠点を有する。First, when a certain loop controller 1 fails, there is a risk that data transmission of other normal loop controllers 1 will be stopped. In other words, because it is directly connected to path line 4, it may be due to a failure in the short circuit mode of the path driver or receiver)
If the pass line y4 is fixed at a low impedance, the pass line 4 will become unusable, and data communication will effectively become ineffective. Therefore, in order to avoid the above-mentioned problems, it is conceivable to make the pass line 4 redundant, but it is very expensive and also has problems in terms of space. It was. When performing online maintenance on the loop control and roller 1, it is necessary to attach and detach the modules without turning off the power, but for rounding that allows fins, it is necessary to turn the power switch on each module. It is necessary to devise a way to automatically turn off the power by setting it up and turning it off.p1
It has the drawbacks of high cost and increased storage space.
次に、第1!図に示すシリアルパスライン5構威をとつ
九ものにあっては、パス構成をとてい為以上、上記パラ
レルパスライン4と同の欠点を有する。但し、この場合
はパスライ5の本数が少ないため比較的にパスライン5
二重化は容易である。を九、パスツイン構成とっている
ので同時に3つ以上のループスンp−ツト・・間の過信
はできないので、時分割ントa−ツが別に必要となる。Next, number one! The nine serial path lines shown in the figure have the same drawbacks as the parallel path line 4 because the path structure is omitted. However, in this case, the number of pass lines 5 is small, so the number of pass lines 5 is relatively small.
Duplication is easy. 9. Since the path twin configuration is used, overconfidence cannot be established between three or more loop ports at the same time, so a separate time split port is required.
まえ、大量の−タを高速で通信することが不可能である
九1台あた夛のループコントローラ1の数カ制されたシ
、必要最少限のデータのみを伝透すようにすると、ソフ
トウェアが複雑になったして問題が多い。First, it is impossible to communicate a large amount of data at high speed, and the number of loop controllers 1 is limited to 91 units per unit, so if only the minimum necessary data is transmitted, the software It has become complicated and there are many problems.
本発明は上記実情にかんがみてなされたもで、その目的
とするところは、ループコント実 ンテナンス可能
とし%また1つのループコントルーラの故障が他のコン
ト四−ラヘ波丞すルコの となく%また高速データ
通信を可能とするブ一つ セスコントローラを提供
するものである。tた、様 他の目的は、ループコン
トローツとセントッルン コントローラとの通信を
1対1シリアル通信方の 式とするとともに共有メモ
リを備え、ループ;を ントp−2同志、およびル
ープコント胃−ツとト 上位コント四−ラとの間で
自由に総てのデータコ を授受し得るプpセスコン
トI−ラを提供するデ ものである。The present invention has been made in view of the above-mentioned circumstances, and its purpose is to make it possible to perform loop control and to prevent failure of one loop controller from affecting other controllers. It also provides a single process controller that enables high-speed data communications. Another purpose is to make the communication between the loop controller and the central controller a one-to-one serial communication method, and to provide a shared memory so that the loop controller can communicate with both the controller and the controller. It provides a processor controller that can freely exchange all data between the controller and the upper controller.
め1 以下、本発明の一実施例についてaS図シよ
限 び第4図を参照して説明する。第3図はプ田竜る
スコントーーラの構成を示すプルツク図、第4郵
図は第3図の具体的構成例を示す図である。これ
らの図において10・・・はループコントローラの
であって一般に8〜64台@度備見られ、これ四
らはそれぞれ独立にシリアル伝送ライン2#・・・を
介して上位コント四−ラの共有メモリS0に接続される
。各ループコントロ−210・・・ハテータの演算処理
部(OPU)11およびパラレル−シリアル変換回路1
2を内蔵している。上記共有メモvJOは、個々のルー
プコントロー510・・・の他、必要に応じて、各ルー
プコント■−ラ1−・・・間の演算を演算処理部11を
通して実行させ、或いは上位に位置する各種演算用中央
演算処理部41および上位伝送用;ント四−ツ4jが時
分割で自由に使用しうる構成となっている。つtD、こ
の共有メモリ30は、各ループコントローラ10・・・
に対応してシリアルパス2イン10・・・に接続される
シリアル−パラレルを換回路’3 J・・・と、この変
換回路11・・・、中央演算処理部41および上゛位伝
送用コントローラ42相互間を結ぶ第1のパラレルパス
ライン31と接続されこれら要素によって共有使用しう
るランダムアク竜スメモリ(以下RAMと指称する)I
Jと、前記変換回路31・・・、中央演算処理部41お
よび上位伝送用コント冑−ラ42相互間を結ぶ第2のパ
ラレルパスライン34と接続され各要素の優先順位を決
定する優先判定回路J5と、共有メモリコント党−ラ3
6とから成っている。1. Hereinafter, one embodiment of the present invention will be described with reference to the aS diagram and FIG. 4. Fig. 3 is a diagram showing the configuration of the Puda RyuScontora, and Fig. 4 is a diagram showing a specific example of the configuration of Fig. 3. In these figures, 10... is the loop controller.
Generally, 8 to 64 cars are seen at the same time, and this is the fourth
They are each independently connected to the shared memory S0 of the upper controller via serial transmission lines 2#. Each loop controller 210... Hatator operation processing unit (OPU) 11 and parallel-serial conversion circuit 1
It has 2 built-in. In addition to the individual loop controllers 510, the shared memo vJO executes calculations between the loop controllers 1 and 1 through the arithmetic processing unit 11, or is located at a higher level, as necessary. The central processing unit 41 for various calculations and the components 4j for upper-level transmission can be used freely on a time-sharing basis. tD, this shared memory 30 is used for each loop controller 10...
A serial-to-parallel converter circuit '3J' connected to the serial path 2-in-10 correspondingly, this converter circuit 11..., the central processing unit 41, and the controller for upper-level transmission. Random access memory (hereinafter referred to as RAM) I which is connected to the first parallel path line 31 connecting the 42 elements and can be shared by these elements.
A priority determination circuit that is connected to the conversion circuit 31, the second parallel path line 34 connecting the central processing unit 41, and the upper transmission controller 42 and determines the priority order of each element. J5 and shared memory control party-La 3
It consists of 6.
なお、中央演算処理部41と上位伝送用コントローラ4
2とはデータ授受の高速化を図るためパラレルパスツイ
ン81.:14の構成をとっているが、勿論これらはシ
リアル伝送とすることも可能であゐ、各ループコント胃
−ラ10・・・の演算処理部11は、上位コントローラ
とのデータ伝送や各ループコントローラ間のデータ伝送
に必要な総てのデータを短時間で予め決められたメモリ
アドレスに書込み、また他のループコントロ−210・
・・の必要なデータを使用しえいときに1ムMJJから
読出しうるようになっている。つまり、ループ;ントp
−ラ10=−・の演算処理部11はあたかも一一ド(L
OムD)%ストア(8丁0RB)命令を実行する如くR
AMJJのデータを使用することができる。In addition, the central processing unit 41 and the upper-level transmission controller 4
2 is a parallel path twin 81.2 to speed up data exchange. :14 configuration, but of course these can also be serially transmitted.The arithmetic processing unit 11 of each loop controller 10... is responsible for data transmission with the host controller and for each loop. All data necessary for data transmission between controllers can be written to a predetermined memory address in a short time, and can also be written to other loop controllers 210 and 210.
... can be read from the 1mm MJJ when it is used up. In other words, the loop;
The arithmetic processing unit 11 of -L 10=-.
OM D) R as if executing the % store (8 0 RB) command.
AMJJ data can be used.
次に、以上のように構威せるプ四セヌコントローラの作
用を説明する。先ず、ループコント四−210が共有メ
モリJ0にデータを書込む例について述べる。演算処理
部11がパラレル−シリアル変換回路11に対し、デー
タ、アトシスおよび書込みフラグを与えゐ、これらのデ
ータ等を受は九パラレルーシリアル変換回路11はシリ
アル変換を行なった後共有メモリS#のシリアル−パラ
レル蛍換回路31・・・に高速で伝送するとともに、同
回路11をウェイトの状態に設定すゐ、なお、演算処理
部11ではシリアルーバ2レル質換回路11が空きの状
態にあるか否かを予め知っているので%にハンドシェイ
クは不要であゐ、シリアル−パラレル変換回路J1は送
られて自たシリアルデータをパラレルに変換し、優先判
定回路35にフラグのみ送る。ここで、優先判定回路S
5が7ラグからあゐシリアル−パラレル変換回路s1・
・・からの要求と判断すると、先着順或いは同時であれ
ば選択度の高いものから受は付けて各シリアル−パラレ
ル変換回路J1に許可信号を与える。Next, the operation of the P4SEN controller configured as described above will be explained. First, an example in which the loop controller 4-210 writes data to the shared memory J0 will be described. The arithmetic processing unit 11 gives data, atsis, and a write flag to the parallel-to-serial conversion circuit 11, and after receiving these data, the parallel-to-serial conversion circuit 11 performs serial conversion and then stores the data in the shared memory S#. While transmitting at high speed to the serial-parallel converter circuit 31..., the circuit 11 is set in a wait state.The arithmetic processing unit 11 checks whether the serial converter circuit 11 is in an empty state or not. Since it is known in advance whether or not the data has been received, there is no need for a handshake.The serial-to-parallel conversion circuit J1 converts its own serial data into parallel data and sends only a flag to the priority determination circuit 35. Here, priority determination circuit S
5 from 7 lag Serial-to-parallel conversion circuit s1.
If it is determined that the request is from .
許可信号を受けたシリアル−パラレル変換回路31は共
有メモリコント四−ラ3Cの指示に従ってデータをRA
MJJに書込む、書込みが終了すると、ループ;ントロ
ーツ10へ書込み終了信号が伝送され石、パラレル−シ
リアル変換回路12は書込み終了信号を受けて演算処理
部11のウェイトを解除すす、なお、パラレル−シリア
ル変換回路11は共有メモリ10にデー、りを伝送する
とき演算処理部11をウェイトにし九が、このようにウ
ェイトとせずに伝送の終了を刻込會九はスティタス信号
で演算処m−11に知らせるようにしても喪い、更に、
シリアル−パラレル変換回路11でRAMJJKデータ
を書込んだ後、その書込みデータを読み出してこのデー
タを書込み終了信号としてループコントローラ10へ伝
送するようにすれば、データのチェツタをすることがで
きる。The serial-parallel conversion circuit 31 that received the permission signal converts the data into RA according to instructions from the shared memory controller 3C.
When writing to MJJ is completed, a write end signal is transmitted to the loop controller 10, and the parallel-to-serial conversion circuit 12 receives the write end signal and releases the wait of the arithmetic processing unit 11. When the serial conversion circuit 11 transmits data to the shared memory 10, it waits on the arithmetic processing section 11, but in this way, it marks the end of the transmission without setting it as a wait. Even if I let them know, I still feel sad, and
After writing the RAMJJK data in the serial-parallel conversion circuit 11, the data can be checked by reading the written data and transmitting this data to the loop controller 10 as a write end signal.
次に、ループコントローラ10が共有メモリ80からデ
ータを読出す場合について述べる。Next, a case in which the loop controller 10 reads data from the shared memory 80 will be described.
先ず、演算#&処理部1がパラレル−シリアル変換回路
11にアドレスと読出しフラグをセットする。このパラ
レル−シリアル変換回路12はこれらのデータ等を受け
てシリアルに変換しながらシリアル−パラレル変換回路
S1へ高速伝送する。このとき、演算処理部11をウェ
イトに設・定する。共有メモリ10のシリアル−パラレ
ル変換回路11は送られてきた信号をパラレルに変換し
、ループコント四−210から読出し要求があつ大賢の
フラグを優先判定回路JJに知らせる。ここで、優先判
定回路1Jは優先判定を行なった俵、シリアル−パラレ
ル変換回路J1に許可信号を与える。許可信号を受ける
と、シリアル−パラレル変換回路11は共有メモリコン
ト四−ラJ#の指示に従ってデータをRAMJJから読
み出す、そして、RAMJJから読出し九データはシリ
アル−パラレル変換回路31でシリアに変換した後、ル
ープコントルーラ10のバツレルーシリアル変換回路1
jへ伝送する。こζで、パラレル−シリアル変換回路1
jは共済メ峰り10からのデータを受けてウェイトを解
除し演算処理部11にデータを送って処理を行なわせる
。First, the calculation #& processing section 1 sets an address and a read flag in the parallel-serial conversion circuit 11. The parallel-to-serial conversion circuit 12 receives these data, converts them into serial data, and transmits them at high speed to the serial-to-parallel conversion circuit S1. At this time, the arithmetic processing unit 11 is set to wait. The serial-to-parallel conversion circuit 11 of the shared memory 10 converts the sent signal into parallel, and notifies the priority determination circuit JJ of the flag of the Daiken for which a read request is made from the loop controller 4-210. Here, the priority determination circuit 1J gives a permission signal to the bale for which priority determination has been made and to the serial-parallel conversion circuit J1. Upon receiving the permission signal, the serial-parallel conversion circuit 11 reads data from RAMJJ according to instructions from the shared memory controller J#, and after converting the read data from RAMJJ to serial data in the serial-parallel conversion circuit 31. , loop controller 10 serial conversion circuit 1
Transmit to j. With this ζ, parallel-serial conversion circuit 1
j receives the data from the mutual aid server 10, releases the weight, and sends the data to the arithmetic processing section 11 for processing.
なお、−回分の授受データは1例えば1バイトのような
短い信号では一般にアナhグデータとして取扱えないの
で、2バイトとか4バイト単価の長さとする。このとき
、1バイトずつわたすとデータの書込み通中で別のルー
プ;ント四−ラが読み出したときなどに不部会が起こシ
これを避けるためには複雑な回路が必要になるので、1
デ一タ単位−でまとめて読み、書きするようにすゐ、従
って、変wk回jlJ!、31およびRAMjjは本質
的には2バイト又は4バイトのごとく1デ一メ分のビッ
ト数を持つ九回路に構成しておく。Note that since a short signal such as 1 byte cannot generally be handled as analog hG data, the transmission/reception data for - times is set to have a length of 2 bytes or 4 bytes. At this time, if you pass one byte at a time, another loop may occur while the data is being written; when the client controller reads the data, a mismatch will occur, and to avoid this, a complicated circuit will be required.
Try to read and write data in units of data. , 31 and RAMjj are essentially configured into nine circuits each having the number of bits equivalent to one digit, such as 2 bytes or 4 bytes.
なお、本発明は上記実施例に限定され為ものでハナい、
一般にプ四セスプントローラにあっては、上位;yトー
−ラにおける共有メ毫すJ#、中央演算処理部41およ
び上位伝送用冨ントーーツ42相互間を二重化しないと
、これらの要素Re、41.41に障害が発生すると、
ループ・コy)w−ラ10から上位要素へのデータ伝送
や各ループコン)四−ラ10・・・間でデータの授受が
できなくなる。これを解決するためには1例えば第51
1のような構成にすればよい、・同図において10′・
・・は切換スイッチ付きループ;ントローツ、Jrは上
位コント四゛−ラにおける自己チェック回路、Jlは診
断回路、4Jは診断出力に基づいて上位伝送用コントー
−ラ41・・・を選択する選択回路である。つtシ、第
1図に示す装置にあっては、OPυなどを利用し九自己
チェツタ回路5Fによp1凰゛五M1jのパリティチェ
ツタ、シリアル−パラレル変換回路11・・・の動作信
号、中央演算処理部41および上位伝送用コントローラ
42のウオッチドグマイマチェツタ信号をon@漫とし
て取p込んでチェツタし、このチェツタ信号を診断回路
aXK送為、この診断回路J1は自己チェック回路11
の出力からどちらの系統が不良であるかを判断し、その
判断結果に基づいて正常側の系統を選択すべく切換えス
イッチ付ループコント胃−ラ10′および選択回路41
に信号を送る。従って、コント鍔−ラ10′および選択
回路4Jは診断回路J1の信号に基づき不要側系統を切
り離し正常一系統を選択使用する。It should be noted that the present invention is not limited to the above embodiments.
In general, in a PC controller, if the shared message J# in the upper layer; When a failure occurs in .41,
It becomes impossible to transmit data from the loop controller 10 to the higher-level element, or to exchange data between the loop controllers 10 and 4. In order to solve this, 1. For example, the 51st
1. In the same figure, 10'.
... is a loop with a changeover switch; Jr is a self-check circuit in the host controller, Jl is a diagnostic circuit, and 4J is a selection circuit that selects the host transmission controller 41 based on the diagnostic output. It is. In the device shown in FIG. 1, the operation signals of the parity checkers of p1, 5, and M1j, the serial-to-parallel converter circuit 11, etc. are transmitted to the self-checker circuit 5F using OPυ, etc. The watchdog master check signal from the central processing unit 41 and the upper transmission controller 42 is taken in as an on@command and checked, and this check signal is sent to the diagnostic circuit aXK.
A loop controller 10' with a changeover switch and a selection circuit 41 are used to determine which system is defective based on the output of the switch and select the normal system based on the determination result.
send a signal to. Therefore, the controller 10' and the selection circuit 4J disconnect the unnecessary system and select and use the normal system based on the signal from the diagnostic circuit J1.
なお、自己チェックによる自己診断は必らずしも万能で
ないから、上位要素からの切換え中手動切換えを補助的
に行なうようにするとより望ま′しい4のである。その
他、本発明はその要旨を逸脱しない範囲で種々変形して
実施できる。Note that since self-diagnosis by self-check is not necessarily universal, it is more desirable to perform manual switching as an auxiliary during switching from a higher-level element. In addition, the present invention can be implemented with various modifications without departing from the gist thereof.
以上詳記したように本発明によれば、ループプント田−
ツと共有メ彎りとをシリアルデータラインそ結んだ構成
とし九ので、ループコントルーツをオンライy着脱とす
ることが容品である。しかも、パスライン形成となって
いないので、ループコントローラの故障が他へ゛波及す
ることがなく、かつデータの高速過信が可能となる。こ
の丸め、ループ;ント四−ラの演算鵡履部はあたか4普
通の読出し、書込゛み省令を実行するようにRAMt4
II!用でIl、このためあるルーフ;ントローラ1−
の所有す為データを他のループコントローラで使用し得
、また中央演算処理部41.上釘伝送用コントローラの
使用する可能性のあるデータを全て8ムMに高速で書き
込”んでおけばループコントローラの簡素化を図る仁と
ができる。As detailed above, according to the present invention, the loop punt field
Since the configuration is such that the loop controller and the shared loop are connected to the serial data line, it is convenient to make the loop controller online and detachable. Furthermore, since no pass line is formed, a failure of the loop controller will not spread to other devices, and high-speed overreliance of data is possible. This rounding and loop;
II! For this purpose, there is a roof; controller 1-
Since the data is owned by the central processing unit 41., the data can be used by other loop controllers, and the central processing unit 41. The loop controller can be simplified by writing all the data that may be used by the upper transmission controller into 8mm at high speed.
壕九、上位要素として共有メモリーを備えたので、“あ
るループコントルーツが他のループコントローラのデー
タを歓すると11に従来は割込みを行なって直接データ
を要求していたので。Since Moto 9 is equipped with shared memory as a high-level element, ``When one loop controller requests data from another loop controller, conventionally it interrupts 11 and requests the data directly.
10の′0−υ10がループコントローラの演算処理部
が非常(複雑な構成とな夛、データ速度も遍くなりでい
たが1本発明のブー竜スコントローラは共有メ篭すにデ
ータがあるためソフトウェアを含めてループコントロー
ラの独立性を保持できるとともに、構成の簡素化をも図
れる。10'0-υ10 has a very complicated arithmetic processing section (complicated configuration and data speed is uneven), but the software controller of the present invention has data in a shared memory. It is possible to maintain the independence of the loop controller including the above, and also to simplify the configuration.
tた上位要素たとえばORT付プロセスーンソール%;
ンビ為−タなどがデータを歓すると自、ごの共有メモリ
から直接データ伝送を介して受けとれば良く、上1位要
素・が複数台有すると、きのデータの共通性力(保たれ
i九データ速度を上けることができるプロセスコントロ
ーラを提供できる。Upper-level elements such as process sensor sole with ORT%;
If a computer receives data, it can be received from its own shared memory via direct data transmission. Provides a process controller that can increase nine data rates.
第1図および第2図はそれぞれ従来のプルセスコントロ
ーラのブロック図、第3図は本発明゛に係るプロセスコ
ントー−ラの一実施例を示すブロック図、第4図は第3
図のプルツク内容を具体化した一構成例図、第5図は本
発明の他の例を示す具体的な構成例図である。
1i・吻・ルーフ;ントーーラ、101・・・切換スイ
ッチ付ループ;ントーーラ、11・・・演算Jla11
部、1ト・・パラレル−シリアル変換回路%JO・・・
共有メモリ、37・・・シリアルーバ・ラレル16回路
、77・・・RAM、jj・・・優先判定回路、J −
# 、4*・共有メモリ;ントp−2,Jr・・・自己
チェック回路、1a・・・診断回路、41・・・中・央
演算処理部、42・・・上位伝送用コント四−ラ、 4
1・・・選択回路。
出願人代理人 弁理土鈴、江′武廖
第411
aSS1 and 2 are block diagrams of a conventional process controller, FIG. 3 is a block diagram showing an embodiment of a process controller according to the present invention, and FIG. 4 is a block diagram of a conventional process controller.
FIG. 5 is a diagram showing a concrete example of the configuration of another example of the present invention. 1i・Proboscis・Roof; Ntora, 101...Loop with changeover switch; Ntora, 11...Calculation Jla11
part, 1t...parallel-serial conversion circuit %JO...
Shared memory, 37...Serial bar parallel 16 circuits, 77...RAM, jj...Priority determination circuit, J-
#, 4*・shared memory; component p-2, Jr... self-check circuit, 1a... diagnostic circuit, 41... central processing unit, 42... controller for upper transmission , 4
1...Selection circuit. Applicant's agent: Patent Attorney Tuling, Jiang'Wuliao No. 411 aSS
Claims (1)
)ローラ側に配置され各ループミント四−ラで必要とす
為データを格納する共有メ彎りと、この共有メ峰りに対
し複数のループコント一−ツがそれぞれ独立して接続す
るシリアルツインとを有し、あるループコント田−ツが
自己のデータのみでなく他のループコントシーツのデー
タをもm記共有メ螢りから自由に読出して使用するよう
にした仁とを特徴とするプ四セスプントは一ツ。Nine independent loop controllers and upper R3/
) A shared memory that is placed on the roller side and stores the data required by each loop mint 4, and a serial twin that connects multiple loop controllers independently to this shared memory. A program is characterized in that a certain loop content sheet can freely read and use not only its own data but also the data of other loop content sheets from a shared memory. Four cesspunto is one.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56103576A JPS585804A (en) | 1981-07-02 | 1981-07-02 | Process controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56103576A JPS585804A (en) | 1981-07-02 | 1981-07-02 | Process controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS585804A true JPS585804A (en) | 1983-01-13 |
Family
ID=14357608
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56103576A Pending JPS585804A (en) | 1981-07-02 | 1981-07-02 | Process controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS585804A (en) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
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- 1981-07-02 JP JP56103576A patent/JPS585804A/en active Pending
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