KR930002134B1

KR930002134B1 - 병렬 데이타 전송 처리회로

Info

Publication number: KR930002134B1
Application number: KR1019900017014A
Authority: KR
Inventors: 안병의
Original assignee: 삼성전자 주식회사; 강진구
Priority date: 1990-10-24
Filing date: 1990-10-24
Publication date: 1993-03-26
Also published as: JPH05344163A; JPH071886B2; US5333136A; KR920009114A

Abstract

내용 없음.

Description

병렬 데이타 전송 처리회로

제1도는 이 발명에 따른 병렬 데이타 전송 처리회로의 블럭 구성도,

제2도의 (a),(b)는 제1도에서의 상세회로도로서, (a)는 전송계의 회로도이고, (b)는 수신계의 회로도이다.

제3도, 제4도, 제5도는 제2도(a),(b)의 각부 동작 파형도,

제6도는 제1도에서의 샘플 홀드회로부의 일 실시예를 나타낸 상세회로도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 시리얼 변환부 11 : 멀티플렉서(MOX)단

12 : 아날로그/디지탈(A/D) 콘버터단 20 : 발진 및 콘트롤부

21 : 발진 콘트롤단 22 : 동기 콘트롤단

30 : 패러럴 변환부 31 : 디지탈/아날로그(D/A) 콘버터단

32 : 디멀티플렉서(DMOX)단 40 : 발진 및 임펄스 발생부

41 : 리세트 회로단 42 : 발진 콘트롤단

50 : 샘플 홀드 회로부 IC1,IC3,IC4 : 멀티플렉서(MUX)

IC2 : 아날로그/디지탈(A/D)콘버터

IC5,IC6,IC7,IC13,IC14,IC15 : 카운터

IC8,IC11,IC12 : 디멀티플렉서(DMUX) IC9 : 데이타 버퍼

IC10 : 디지탈/아날로그(D/A) 콘버터 G1 : NOR게이트

G2,G3,G4 : 인버터 G5,G6,G7 : NAND게이트

G8 : AND게이트 Q1 : 트랜지스터

이 발명은 병렬 데이타 전송 처리회로에 관한 것으로서, 보다 상세하게는 다수의 병렬 데이타를 단일의 유선채널을 통해 시리얼(Serial) 전송한 후, 병렬 데이타로 재생하도록 하여 채널수를 최소화 시키고 원거리 데이타 전송을 용이하도록한 병렬 데이타 전송 처리회로에 관한 것이다.

종래의 시리얼 전송처리 기술은 마쯔시타사(松下社)에서 생산하는 커스텀(Custom) IC인 MN6124가 있으나, 이는 비데오 카메라와 리모콘간의 디지탈 시리얼 데이타 처리에 사용되었는데 그 전송채널이 1채널로최소화된 장점이 있는 반면에 디지탈 데이타만 처리가 가능하고 아날로그 데이타는 '처리가 불가능하여 별도의 아날로그 데이타 처리를 하기위한 주변회로가 복잡하게 되는 문제가 있었다.

또한, 최근에 많이 이용되고 있는 M46015, TP4508 등의 커스팀 IC는 디지탈 데이타와 아날로그 데이타를 모두 처리할 수 있는 장점이 있는데 반하여 데이타 신호와 콘트롤 신호를 각각 처리할 2개의 채널을 구비해야 되는 문제가 있는 것으로써, 데이타 전송처리에 요구되고 있는 아날로그 및 디지탈 데이타 처리와 단일 채널 전송의 실현이 곤란하였다.

이 발명은 이와 같은 문제를 해결하기 위한 것으로서, 이 발명의 목적은 다수의 병렬 데이타를 단일의 채널로 전송하고, 아날로그 신호와 디지탈 신호를 모두 전송 처리를 할 수 있도록 한 병렬 데이타 전송 처리 회로를 제공하는데 있다.

이와 같은 목적을 달성하기 위한 이 고안은, 아날로그 및 디지탈 신호인 병렬 데이타를 디지탈 시리얼 데이타로 변환하여 1채널로 전송하는 시리얼 변환부와, 소정 주파수의 발신 출력펄스로 시리얼 변환부를 콘트롤하는 콘트롤 신호와 전송되는 시리얼 데이타에 동기를 부여하는 발진 및 콘트롤부와, 상기 시리얼 변환부에서 전송되는 시리얼 데이타를 병렬 데이타로 변환시키는 패러럴 변환부와, 상기 발진 및 콘트롤부에서 출력되는 동기로 패러럴 변환부를 시리얼 변환부에 동기시키기 위한 리세트 신호를 제공하고 패리얼 변환부를 콘트롤하는 발진 및 임펄스 발생부와, 상기 팰러럴 변환부의 출력을 샘플링과 홀드롤시켜 원래의 신호로 재현하느 샘플 홀더회로부로 되는 병렬 데이타 처리회로에 그 특징이 있다.

이와 같은 이 발명에 따른 병렬 데이타 처리회로의 일실시예에 대하여 첨부도면에 따라서 상세히 설명하면 다음과 같다.

제1도는 이 발명에 다른 병렬 데이타 처리회로의 블럭구성을 나타낸 것으로서, 멀티플렉서(이하 MUX라 칭함)단(11)과 아날로그/디지탈(이하 A/D라 칭함) 콘버터단(12)으로 되어 병렬 데이타를 시리얼 데이타로 변환 출력하는 시리얼 변환부(10)와, 발진콘트롤단(21)과 동기 콘트롤단(22)으로 되어 소정의 주파수을 갖는 펄스를 출력시켜 시리얼 변환부(10)를 콘트롤하고 시리얼 변환부(10)의 출력데이타에 동기를 부여하도록 된 발진 및 콘트롤부(20)와, 디지탈/아날로그(이하 D/A라 칭함) 콘버터단(31)과 디멀티플렉서(이하 DMUX라 칭함)(32)로 되어 시리얼 변환부(10)에서 전송한 시리얼 데이타를 병렬 데이타로 변환시키는 패러럴 변환부(30)와, 리세트 회로단(41)과 발신콘트롤단(42)으로 되어 상기 발진 및 콘트롤부(20)에서 출력되는 동기로 패러럴 변환부(30)를 시리얼 변환부(10)에 동기시키기 위한 리세트 신호를 제공하고 패러럴 변환부(30)를 콘트롤하는 발진 및 임펄스 발생부(40)와, 상기 패러럴 변환부(30)에서 출력되는 병렬 데이타를 샘플링 및 홀드시켜 원래의 신호로 재현하는 샘플 홀드회로부(50)를 구비한 구성으로 되었다.

제2도의 (a),(b)는 제1도의 상세회로를 나타낸 것으로서,(a)는 시리얼 변환부(10)와 발진 및 콘트롤부(20)의 상세회로도이고 (b)는 패러럴 변환부(30)와 발진 및 임펄스 발생부(40) 및 샘플 홀더회로붙(50)의 상세회로도이다.

제2도의 (a),(b)에서 먼저, MUX단(11)은 8입력 1출력인 MUX(IC1)와 MUX(IC2)로 되어 데이타입력단(A,B,C…O)에 병렬 데이타를 입력받아 이 데이타 입력단(A,B…0)의 입력신호를 각각 시간차를 두어 출력한다.

A/D콘버터단(12)은 상기 MUX(IC1)에 의해 선택출력되는 각 입력신호를 디지탈 변환시키는 A/D콘버터(IC3)와 A/D콘버터(IC3)의 출력을 받아 시리얼 데이타로 변환 출력하는 MUX(IC4)로 되어 MUX단(11)의 출력 데이타를 디지탈 변환시킨후, 시리얼 데이타로 변환시켜 채널로 출력한다.

발진 콘트롤단(21)은, 수정 발진자(X1)로부터 500KHz의 펄스를 공급받아 이 펄스를 8분주하여 출력하는 16진 4비트의 카운터(IC5)와, 상기 카운터(IC5)의 출력신호를 클럭 입력으로 제공받아 A/D콘터버(12)의 MUX(IC4)의 콘트롤신호(fb1,fb2,fb4,fb8 : 총칭 fb라 한다)를 발생하며 상기 콘트롤 신호(fb)는 수정발진자(X1)의 500KHz의 펄스를 9분주한 펄스로 발생하는 두얼(Dual) 16진 4비트의 카운터(IC6)와, 500KHz의 11분주인 콘트롤신호(fb4)를 입력으로 하여 MUX단 (11)의 MUX(IC1),(IC3)의 콘트롤신호(fa1,fa2,fa4,fa8 : 총칭 fa라 한다)를 발생하는 카운터(IC7)와로 되어 MUX단(11)과 A/D콘버터단(12)를 콘트롤하도록 되었다.

동기 콘트롤단(22)은 8입력 NOR게이트(G1)와, 인버터(G2) 및 트랜지스터(Q1)로 이루어져 콘트롤신호(fa1,fa2, fa4,fa8),(fb1,fb2,fb4,fb8)가 모두 로직 "0"일때 로직 "1"출력을 발생하여 Vcc(20V) 피크를 갖는 출력을 발생시켜 채널에 출력한다.

패러럴 변환부(30)의 D/A콘버터단(31)은 시리얼 전송된 A/D변환데이타를 D/A변환하기 위해 병렬신호로 변환하는 디멀티플렉서(DMUX)(IC8)와, 이 DMUX(IC8)의 병렬 데이타 신호를 그대로 출력하는 데이타 버퍼(IC9)와, 이 데이타 버퍼(IC9)의 8비트의 출력을 D/A변환시켜 출력하는 D/A콘버터(IC10)로 되어 시리얼 변환되어 전송된 데이타를 병렬 데이타로 변환하고 아날로그 신호로 변환 출력한다.

DMUX단(32)은 시리얼 변환부(10)의 MUX단(11)의 MUX(IC1),(IC3)와 동기되어 데이타(A,B,C…0)를 출력하는 MUX(IC11),(IC12)로 되어 D/A콘버터(1C10)의 출력을 병렬 데이타로 변환 출력한다.

리세트 회로단(41)은 채널을 통해 입력되는 시리얼 데이타에서 동기 콘트롤단(22)의 동기 출력펄스를 반전하는 인버터(G3) 출력에 분압저항(R3),(R4)를 통해 레벨다운시켜 반전 출력하는 인버터(G4)를 접속시키고 이 레벨다운되는 인버터(G4)의 출력이 NAND게이트(G5),(G6),(G7)의 직렬회로를 통해 AND게이트(G8)의 한 입력에 연결되고 다시 인버터(G4)의 출력측이 이 AND게이트(G8)의 다른 입력에 연결되어서 AND게이트(G8)의 출력에서 임펄스를 발생한다.

발진 콘트롤단(42)은, 상기 리세트 회로단(41)의 임펄스 출력에 의해 리세트되는 카운터(IC13),(IC14),(IC15)로 되었는데 이 발진 콘트롤단(42)은 발진 및 콘트롤부(20)의 발진 콘트롤단(21)과 동일한 구성으로 되어 수정 발진자(X2)로부터 500KHz의 펄스를 공급받아 8분주 시킨 출력을 발생하는 카운터(IC13)와, 상기 카운터(IC13)의 출력신호를 클럭 입력으로 제공받아 D/A콘버터단(31)의 DMUX(IC8)의 콘트롤 신호(fb'1,fb'2,fb'4 : 총칭 fb'라 칭함)를 발생하며, 수성 발진자(X2)의 500KHz의 펄스를 9분주한 펄스를 발생하는 카운터(IC14)와, 500KHz의 11분주인 콘트롤신호(fb4)를 입력으로 하여 DMUX단(32)의 DMUX(IC11)(IC12)의 콘트롤신호(fa'1, fa'2, fa'4, fa'8 : 총칭 fa'라 함)를 발생하는 카운터(IC15)와로 되어 D/A콘버터단(31)과 DMOX단(32)을 콘트롤 하도록 되었다.

이와 같이 구성된 이 발명에 따른 병렬 데이타 전송 처리회로는 디지탈 신호를 포함하는 아날로그 신호가 시리얼 변환부(10)의 MUX단(11)에 제2도의 (a)에서와 같이 입력단(A,B…0)에 입력되면 이 입력을 순차적으로 출력하여 시리얼 데이타로 출력하게 되는데 여기서 일예로써 아날로그 신호는 0∼5V까지 끊임없이 변하는 신호이고 디지탈 신호는 0V와 5V를 오가는 신호이다.

MUX(IC1),(IC2)는 발진 콘트롤단(21)의 카운터(IC7)의 콘트롤 신호(fa1,fa2,fa4)에 의해 아날로그 신호가 포함된 시리얼 데이타를 출력하게 된다.

제3도에서 발진 콘트롤단(21),(41)의 카운터(IC6),(IC7)의 콘트롤 출력신호의 파형도를 나타내는데 도시한 바와 같이 콘트롤신호(fb1),(fb'1)와 2주기에 1주기를 갖는 콘트롤신호(fb2),(fb'2)와 이 콘트롤신호(fa2),(fa'2)의 2주기에 1주기를 갖는 콘트롤 신호(fb4),(fb'4)와 이 콘트롤 신호(fb4),(fb'4)의 2주기에 1주기를 갖는 콘트롤 신호(fa1),(fa'1)와, 여기에 다시 2주기에 1주기를 갖는 콘트롤신호(fa2),(fa'2)와 이콘트롤신호(fa2),(fa'2)의 2주기에 1주기를 갖는 콘트롤신호(fa4),(fa'4)로 되었다.

MUX(IC1),(IC3)의 입력단(A,B…0)의 병렬입력은 그 출력단에서 순차로 출력되어 시리얼 데이타로 변환 되게되고 이 신호를 A/D콘버터(IC2)에 입력되어서 A/D콘터버(IC2)의 8개의 출력단에 8비트로 출력되며, 이 8비트의 병렬 데이타를 MUX(IC4)에서 시리얼 데이타로 출력하여 채널로 전송하게 된다.

이때, 각 콘트롤신호(fa1,fa2,fa4,fa8),(fb1,fb2,fb4,fb8)가 동기콘트롤단(22)의 NOR게이트(G1)에 입력되어 모두 로직 "0"일때 그 출력이 로직 "1"로 되고 다시 인버터(G)를 통해서는 로직 "0"로 되어서 트랜지스터(Q1)가 도통되어 저항(R2)과 에미터 접속부에는 Vcc20V가 인가된다.

여기서, 상기 콘트롤신호(fa),(fb)가 모두 로직 "0"로 되는 시간은 매우짧게 되므로 펄스성 출력이 발생하여 채널을 통해 시리얼 데이타와 함께 전송되게 되며 이 펄스출력은 일정한 주기로 발생하게 되어 동기신호로 사용된다.

이 전송되는 신호를 D/A콘버터단(31)에서 입력받는데 D/A콘버터단(31)의 DMUX(IC8)에서 병렬 데이타로 변환시켜 데이타 버퍼(IG9)를 통해 D/A콘버터(IC10)에 압력시킨다. 이 D/A콘버터(IC10)는 입력되는 8이트 병렬 데이타를 아날로그 신호로 변화시켜 DMUX단(32)으로 출력하며, DMUX단(32)의 DMUX(IC11),(IC12)는 아날로그 변환 출력되는 데이타를 병렬로 처리하여 홀드 회로부(50)에 출력하게 되는데, 이러한 패리럴 변환부(30)의 동작에 앞서 발진 및 임펄스 생성부(40)의 리세트회로단(41)은 제5도의 파형도에서와 같이 NOR게이트(G3)에서 20V피치의 신호를 입력받아 5V 및 그 이하의 신호를 무시하고 20V의 레벨만을 입력으로 하여 출력시키게 된다. 따라서, 동기 콘트롤부(22)의 출력펄스 신호만이 입력신호로 되어 발진 출력되고 저항(R3),(R4)에 의해 분압되어 인버터(G4)에 입력된다.

이 인버터(G4)의 출력에는 레벨 5V인 출력펄스가 발생되어 이 펄스가 NAND게이트(G5),(G6),(G7)의 직렬회로를 통해 지연되어 AND게어트(G8)에 출력되고, 다시 인버터(G4)의 출력이 AND게이트(G8)의 한입력에 인가되어 이 두신호가 일치하는 레벨의 출력펄스가 발생되는데 이 펄스는 매우 폭이 좁은 임펄스로 된다.

이와 같이 생성된 임펄스는 발진 콘트롤단(42)의 카운터(IC13),(IC14),(IC15)를 리세트 시켜 초기 동작상태로 만들게 되며 시리얼 변환부(10)에서 전송된 데이타와 동기되어 패러럴 변환부(30)와 발진 콘트롤단(42)이 구동되게 된다.

여기서 제5도의 파형도에서와 같이 리세트 신호인 동기펄스가 발생하는 시간은 콘트롤신호(fb1,fb2,fb4)가 0 0 0이고 콘트롤신호(fa1,fa2,fa4,fa8)가 0 0 0일때이며 이 순간에 콘트롤신호(fb'1,fb'2,fb'4)가 0 0 0, 콘트롤신호(fa'1,fa'2,fa'4,fa'8)가 0 0 0 0로 되게 되는데 콘트롤신호(fa ; 또는 fa')와 콘트롤 신호(fb 또는 fb')와의 관계는 fa1의 8배의 주파수로 fb1이 되고 fa2의 8배의 주파수로 fb2가 되며 fa4의 8배의 주파수로 fb4가 된다.

즉, fa 보다 fb의 주파수가 8배로 높은 주파수를 갖는다. 따라서, fa의 8비트 값에서 각 비트마다 fb는 8비트를 갖게된다.

여기서 상기 카운터(IC5)과, 카운터(IC13)의 각 수정 발진자(X1),(X2)는 500KHz의 출력펄스가 위상180° 차이가 될 경우에 콘트롤신호(fb1)와 (fb1') 사이에 최대 위상치가 발생하게 되며 쉬프트 타임(Shift Time)은 콘트롤신호(fb1) 주기의 1/512배 정도로 매우 짧게 되어 수정발진자(X1),(X2)에 의해 발생하는 에러는 무시할 수 있게되고, 시리얼 데이타 전송시 시리얼 변환부(10)와 발진 및 콘트롤부(20)로 되는 전송계와 패러럴 변환부(30)와 발신 및 임펄스 생성부(40)로 되는 수신계의 펄스 동기가 일치하게 된다.

따라서 DMUX(IC8)에서 시리얼 데이타가 입력되어 데이타 버퍼(IC9)에 병렬 입력된때 콘트롤신호(fb1,fb2, fb4) 와 콘트롤신호(ab'1, fb'2, fb'4) 는 근사적으로 동기되게 된다.

데이타 버퍼(IC9)는 제4도와 같은 파형도를 갖게 되는데, 즉, 각기 2분주로 되는 콘트롤신호(ab'1),(fb'2),(fb'4)에서콘트롤(CTL) 신호가 콘트롤신호(fb'1)의 4주기째의 로직 "1"시에 로직 "0"로 되며 이 기간은 데이타 버퍼(IC9)의 데이타가 D/A콘버터(IC10)로 입력되는 시간으로 8비트의 병렬 입력이 동시에 D/A콘버터(IC10)에 입력되어서 아날로그 신호로 출력되게 한다.

이 출력 데이타는 DMUX단(32)의 DMUX(IC11),(IC12)에 입력되며 DMUX(IC11),(IC12)는 서로 번갈아 가며 구동되어 출력을 발생하게 되어 아날로그 신호를 병렬 출력하게 되여, 이와 같은 DMUX단(32)의 출력은 샘플 홀드회로부(50)에 입력되어 원래의 신호로 재현되게 된다.

제6도는 상기 샘플 홀드 회로부(50)의 일실시예를 나타낸 것으로서, 즉 전압 폴로워인 OP앰프(U1)와 이OP앰프(01)의 출력을 분압시켜 입력받는 전압 폴로워로 되는 OP앰프(U2)로 되어 DMUX단(32)의 15비트 신호를 입력받아 원래의 신호로 재현하게 된다.

이와 같이 아날로그 신호와 디지탈 신호의 입력을 A/D변환시켜 시리얼 데이타로 처리한 후 전송하고 이를 수신하여 D/A변환하고 패러럴 변환시켜서 원신호로 재현하게 되며 그 전송 채널도 콘트롤신호와 데이타 신호를 하나의 채널로 행하게 된 것이다.

이상에서와 같이 이 발명에 따른 병렬 데이타 전송 처리회로에 의하면, 아날로그 및 디지탈 신호인 병렬데이타를 디지탈 시리얼 데이타로 변환하여 1채널로 전송하는 시리얼 변환부와, 소정 주파수의 발진 출력펄스로 시리얼 변환부를 콘트롤하는 콘트롤신호를 제공하고 전송되는 시리얼 데이타에 동기를 부여하는 발신 및 콘트롤부와, 상기 시리얼 변환부에서 채널을 통해 전송되는 시리얼 데이타를 병렬 데이타로 변환시키는 패러럴 변환부와, 상기 발진 및 콘트롤부에서 출력되는 동기로 패러럴 변환부를 시리얼 변환부에 동기 시키기 위한 리세트신호를 제공하고 패러럴 변환부를 콘트롤하는 발진 및 임펄스 발생부와, 상기 패러럴 변환부의 출력을 샘플링과 홀딩시켜 원신호로 재현시키는 샘플 홀드회로부로 되어 있으므로 단일의 채널로 콘트롤신호와 데이타를 전송 처리하며, 디지탈 아날로그 신호를 모두 처리하게 되어 그 기능성이 크게 향상되게되고 커스텀(Custom) IC화 하면 주변회로가 매우 간소화되어 전체적인 시스템의 구성이 매우 간략화되는 효과가 있게 된다.

Claims

아날로그 및 디지탈 신호인 병렬 데이타를 디지탈 시리얼 데이타로 변환하여 1채널로 전송하는 시리얼 변환부와, 소정 주파수의 발진 출력펄스로 시리얼 변환부를 콘트롤하는 콘트롤 신호를 제공하고 전송되는 시리얼 데이타에 동기를 부여하는 발진 및 콘트롤부와, 상기 시리얼 변환부에서 채널을 통해 전송되는 시리얼 데이타를 아날로그 병렬 데이타로 변환시키는 패러럴 변환부와, 상기 발신 및 콘트롤부에서 출력되는 동기로 패러럴 변환부를 시리얼 변환부에 동기 시키기 위한 리세트 신호를 제공하고 상기 패러럴 변환부를 콘트롤하는 발진 및 임펄스 발생부와, 상가 패러럴 변환부의 출력을 샘플링과 홀딩시켜 원신호로 재현시키는 샘플 홀드회로부로 되는 병렬 데이타 전송 처리회로.
제1항에 있어서, 상기 시리얼 변환부(10)는 병렬의 아날로그 및 디지탈 데이타를 시리얼 데이타로 변환하는 멀티플렉서단(11)과 이 멀티플렉서단(11)의 시리얼 데이타 출력을 디지탈 변환시키는 아날로그/디지탈 콘버터단으로 이루어진 병렬 데이타 전송 처리회로.
제1항에 있어서, 상기 발진 및 콘트롤부가 상기 멀티 플렉서단을 콘트롤하는 소정 주파수의 콘트롤신호를 발생하는 발신 콘트롤단과, 이 발진 콘트롤단의 콘트롤신호에 의해 동기 펄스를 발생시키는 동기 콘트롤단으로 이루어진 병렬 데이타 전송 처리회로.
제1항에 있어서, 상기 패러럴 변환부가 상기 아날로그/디지탈 콘버터단이 시리얼 데이타 출력을 아날로그 신호로 변환 출력하는 디지탈/아날로그 콘버터단과 이 디지탈/아날로그 콘버터단의 출력을 병렬 데이타로 변환 출력하는 디멀티플렉서단으로 이루어진 병렬 데이타 전송 처리회로.
제1항에 있어서, 상기 발진 및 임펄스 발생부(40)가 상기 동기 콘트롤단의 동기펄스를 소정 레벨의 임펄스로 변환하여 리세트 신호를 제공하는 리세트 회로단과, 이 리세트 회로단의 출력에 의해 디지탈/아날로그단과 디멀티플렉서단을 리세트 시키며 소정 주파수의 콘트롤신호를 발생하는 발진 콘트롤단으로 이루어진 병렬 데이타 전송 처리회로.