JPS5857005B2 - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS5857005B2 JPS5857005B2 JP1066276A JP1066276A JPS5857005B2 JP S5857005 B2 JPS5857005 B2 JP S5857005B2 JP 1066276 A JP1066276 A JP 1066276A JP 1066276 A JP1066276 A JP 1066276A JP S5857005 B2 JPS5857005 B2 JP S5857005B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- integrated circuit
- power supply
- kotscroft
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Circuits Of Receivers In General (AREA)
Description
【発明の詳細な説明】
この発明は外部から供給される電源数を減少して使用性
を向上した集積回路装置に関する。
を向上した集積回路装置に関する。
従来の集積回路装置は、外部電源の供給により所要の回
路動作を実現する複数の回路素子を一半導体基体上に形
成せしめ、一般にモノリシック型集積回路と呼ばれる。
路動作を実現する複数の回路素子を一半導体基体上に形
成せしめ、一般にモノリシック型集積回路と呼ばれる。
この種の集積回路では、動作速度の向上や出力信号振巾
の増大が要求されるとき、外部電源として高圧源、低圧
源、負電源等の多数の電源を結合する必要がある。
の増大が要求されるとき、外部電源として高圧源、低圧
源、負電源等の多数の電源を結合する必要がある。
たとえばMO8型集積回路では通常の論理装置に設けら
れる+5v電源のほかに+12〜+15Vの高圧源と−
2〜−8vの負電源を外部回路に要求する。
れる+5v電源のほかに+12〜+15Vの高圧源と−
2〜−8vの負電源を外部回路に要求する。
しかしながらシステム構成において電源増設は容易なこ
とではなく、きわめて使用性が悪くなる。
とではなく、きわめて使用性が悪くなる。
この発明の目的は、外部電源数が少なく且つ動作特性の
優れた集積回路を提供することにある。
優れた集積回路を提供することにある。
この発明の他の目的は、単一の外部電源の供給で高速動
作を実現するMO8型集積回路を提供することにある。
作を実現するMO8型集積回路を提供することにある。
この発明の集積回路装置は、共通の半導体基体上に機能
回路と共に内部電源発生回路を有する。
回路と共に内部電源発生回路を有する。
即ち、この発明によれば、外部電源の駆動により所定の
回路機能を実現する複数の回路素子を共通の半導体基体
に設けた集積回路において、前記集積回路の内部に前記
外部電源の供給で発振する自励発振回路と、該発振回路
の出力を入力として前記外部電源電圧と異る電位の出力
電圧を発生するコツククロフト回路と、前記出力電圧の
供給で動作する機能回路とを含む集積回路か得られる。
回路機能を実現する複数の回路素子を共通の半導体基体
に設けた集積回路において、前記集積回路の内部に前記
外部電源の供給で発振する自励発振回路と、該発振回路
の出力を入力として前記外部電源電圧と異る電位の出力
電圧を発生するコツククロフト回路と、前記出力電圧の
供給で動作する機能回路とを含む集積回路か得られる。
又、この発明の集積回路によれば、好ましくは主たる回
路素子に絶縁ゲート型半導体装置を用いて新規なコツク
クロフト回路が与えられる。
路素子に絶縁ゲート型半導体装置を用いて新規なコツク
クロフト回路が与えられる。
この発明の集積回路は回路動作に必要な高電圧、負電圧
等を集積回路内部で発生できるため、外部からの供給電
源数を減少し使用性を向上することができる。
等を集積回路内部で発生できるため、外部からの供給電
源数を減少し使用性を向上することができる。
更に、外部電源数を減少しているにも拘らず従来の多電
源型集積回路と同様の高速動作・大振巾出力を行うこと
ができる。
源型集積回路と同様の高速動作・大振巾出力を行うこと
ができる。
次にこの発明の特徴をより良く理解するために、この発
明の実施例につき図を用いて説明する。
明の実施例につき図を用いて説明する。
第1図はこの発明の一実施例のブロック図を示す。
この実施例は、集積回路の共通半導体基体であるチップ
内部に自励発振回路Aと、コツククロフト回路Bと、機
能回路Cとを含む。
内部に自励発振回路Aと、コツククロフト回路Bと、機
能回路Cとを含む。
チップ内部には外部から単一電源vI)I)−GNDと
入力信号in、出力信号outが送受される。
入力信号in、出力信号outが送受される。
即ち、入力信号inは所定の回路動作の出力信号out
に現れ、集積回路には唯一の+5v程度の電源が接続さ
れる。
に現れ、集積回路には唯一の+5v程度の電源が接続さ
れる。
チツブ内部では単一電源の供給で自励発振回路Aが動作
し、10MHzの高周波出力fをコツククロフト回路B
に供給する。
し、10MHzの高周波出力fをコツククロフト回路B
に供給する。
コツククロフト回路Bは外部から供給される電源vDD
−GNDと高周波出力fとで+12V程度の直流高電圧
出力vGGと直流負電圧出力VSBを発生し機能回路C
を駆動する。
−GNDと高周波出力fとで+12V程度の直流高電圧
出力vGGと直流負電圧出力VSBを発生し機能回路C
を駆動する。
即ち、チップ内の本来の機能回路Cの動作は多電源で回
路動作を行う。
路動作を行う。
負電圧出力VSBはチップ内部の共通半導体基体の基体
バイアスであり、この基体内の全絶縁ゲート型電界効果
トランジスタ(MOSトランジスタ)に同時に基体バイ
アスを提供する。
バイアスであり、この基体内の全絶縁ゲート型電界効果
トランジスタ(MOSトランジスタ)に同時に基体バイ
アスを提供する。
第2図はこの発明の一実施例の自励発振回路である。
自励発振回路としてはこのほかにブロッキングオシレタ
ー、非安定マルチバイブレータ−を用いる場合があるが
、ここでは出力安定性の良好なリングオシレターを用い
、外部からの+5Vの電源VDDの供給でトランジスタ
Q1〜Q2n+3を用いた奇数段のインバータの帰還で
発振作用を生じ、これを出力増巾器BF1 、BF2に
導入する。
ー、非安定マルチバイブレータ−を用いる場合があるが
、ここでは出力安定性の良好なリングオシレターを用い
、外部からの+5Vの電源VDDの供給でトランジスタ
Q1〜Q2n+3を用いた奇数段のインバータの帰還で
発振作用を生じ、これを出力増巾器BF1 、BF2に
導入する。
出力増巾器BF1 、BF2は互いに相補的高周波出力
φ。
φ。
φを生ずる。
第3図はこの発明の一実施例のコツククロフト回路であ
る。
る。
この回路は容量素子C31〜C33(!:MOSトラン
ジスタQ3、〜Q33とを用いた第1のコツククロフト
回路と、容量素子C3、′〜C3≦とMOSトランジス
タQ3、′〜Q3gとを用いた第2のコツククロフト回
路と、容量素子C34,C35とMOS)ランジスタQ
34 + Q35とを用いた第3のコツククロフト回路
と、容量素子C341C35とMOSトランジスタQs
j + Qs4とを用いた第4のコツククロフト回路と
を有する。
ジスタQ3、〜Q33とを用いた第1のコツククロフト
回路と、容量素子C3、′〜C3≦とMOSトランジス
タQ3、′〜Q3gとを用いた第2のコツククロフト回
路と、容量素子C34,C35とMOS)ランジスタQ
34 + Q35とを用いた第3のコツククロフト回路
と、容量素子C341C35とMOSトランジスタQs
j + Qs4とを用いた第4のコツククロフト回路と
を有する。
各コツククロフト回路のMOSトランジスタのゲート電
極は共に低電位側に2端子接続して等何曲に整流ダイオ
ード動作を行う。
極は共に低電位側に2端子接続して等何曲に整流ダイオ
ード動作を行う。
又、各容量素子C31〜C35,C31〜C3コは10
pF程度の容量を有する。
pF程度の容量を有する。
従って第1、第2のコツククロフト回路は正電圧昇圧回
路動作を成し、第3、第4のコツククロフト回路は負電
圧昇圧回路動作を行う。
路動作を成し、第3、第4のコツククロフト回路は負電
圧昇圧回路動作を行う。
第1、第3のコツククロフト回路の入力端子Aは第2図
の発振回路の一出力φに接続し、基準端子BはGND接
続する。
の発振回路の一出力φに接続し、基準端子BはGND接
続する。
同様に第2、第4のコツククロフト回路の入力端子A′
は発振回路の他の出力φで駆動され基準端子B/はGN
D接続する。
は発振回路の他の出力φで駆動され基準端子B/はGN
D接続する。
この図のコツククロフト回路は出力電圧の効率向上と安
定化のために他のMOSトランジスタQs6+ Q3j
+ Q37 、Q3子、Q38・Q3Kを有する。
定化のために他のMOSトランジスタQs6+ Q3j
+ Q37 、Q3子、Q38・Q3Kを有する。
トランジスタQ3a 、Q3;は電源VDDにドレイン
、ゲート電極を接続し、ソース電極を第1、第2のコツ
ククロフト回路の入力容量素子C30,C3□′の出力
側にそれぞれ接続してこの容量素子への充電効率を高め
る。
、ゲート電極を接続し、ソース電極を第1、第2のコツ
ククロフト回路の入力容量素子C30,C3□′の出力
側にそれぞれ接続してこの容量素子への充電効率を高め
る。
トランジスタQ371 Q37は第1、第2のコツクク
ロフト回路の出力にそれぞれのドレイン・ゲート電極を
接続しソース電極を共通の高電圧出力VGGに結合する
。
ロフト回路の出力にそれぞれのドレイン・ゲート電極を
接続しソース電極を共通の高電圧出力VGGに結合する
。
この出力■。Gは配線浮遊容量Coを有し、それぞれの
トランジスタからの相補的な出力を平滑する。
トランジスタからの相補的な出力を平滑する。
又、MOSトランジスタQ38 + Qasは負電圧出
力VSHにドレイン・ゲート電極を接続しソースを第3
、第4のコツククロフト回路の出力に接続して浮遊容量
C8Bと共に平滑する。
力VSHにドレイン・ゲート電極を接続しソースを第3
、第4のコツククロフト回路の出力に接続して浮遊容量
C8Bと共に平滑する。
この図のコツククロフト回路は各出力VGG +VSH
に対して共に全波型の出力を供給するためリップル率が
低く安定化されている。
に対して共に全波型の出力を供給するためリップル率が
低く安定化されている。
第4図はこの発明の一実施例の電源安定化回路であり、
第1図においてコツククロフト回路Bに含まれている。
第1図においてコツククロフト回路Bに含まれている。
この図の回路は第3図のコツククロフト回路の出力VG
G l vs Bの電圧変圧に対して正負荷を与えるた
めに積み重ねのMOSトランジスタQ4、〜Qaaを直
列接続し、その出力をゲート電極が電源VDDに接続す
るトランジスタでGNDに接続し且つMOSトランジス
タQ48のゲート電極を駆動する。
G l vs Bの電圧変圧に対して正負荷を与えるた
めに積み重ねのMOSトランジスタQ4、〜Qaaを直
列接続し、その出力をゲート電極が電源VDDに接続す
るトランジスタでGNDに接続し且つMOSトランジス
タQ48のゲート電極を駆動する。
トランジスタQ48のドレイン・ソース電極はそれぞれ
出力VGG + GNDに接続する。
出力VGG + GNDに接続する。
出力vGGの電位上昇があるとトランジスタQ48はチ
ャンネルコンダクタンスを増加して出力VGGに対して
重い負荷となり電位を下降する。
ャンネルコンダクタンスを増加して出力VGGに対して
重い負荷となり電位を下降する。
出力VSB側に対してもGNDからMOSトランジスタ
Q49〜Q5□による同様な負荷回路が設けられ電圧変
動を防止している。
Q49〜Q5□による同様な負荷回路が設けられ電圧変
動を防止している。
第5図はこの発明の一実施例の部分断面図であり、リン
グオシレター〇出力増巾器BF1とコツククロフト回路
の入力容量素子C3□を示す。
グオシレター〇出力増巾器BF1とコツククロフト回路
の入力容量素子C3□を示す。
即ち、各回路素子は共通のP型半導体基板SB上に形成
され、外部から供給される唯一の電源VDD−GNDで
発振出力φを生じ、これを同一基板上の容量素子C31
の一電極のシリコンゲート電極Gに伝達し、ゲート電極
端部の基板中に導入した他電極のN型領域りの電位を上
昇する。
され、外部から供給される唯一の電源VDD−GNDで
発振出力φを生じ、これを同一基板上の容量素子C31
の一電極のシリコンゲート電極Gに伝達し、ゲート電極
端部の基板中に導入した他電極のN型領域りの電位を上
昇する。
半導体基板は外部に電極導入が行なわれず、内部電位V
SBでバイアスされる。
SBでバイアスされる。
上述の実施例によれば機能回路で高電圧出力VGGを用
いて高振巾の信号処理が行なわれ、且つ基体バイアスに
よって機能回路中のMOSトランジスタの接合容量の軽
減、ソース電位上昇に対するゲート閾値依存性の減少が
起るため、外部からの単一電源駆動の集積回路にも拘ら
ず、高速動作型のMO8集積回路が得られる。
いて高振巾の信号処理が行なわれ、且つ基体バイアスに
よって機能回路中のMOSトランジスタの接合容量の軽
減、ソース電位上昇に対するゲート閾値依存性の減少が
起るため、外部からの単一電源駆動の集積回路にも拘ら
ず、高速動作型のMO8集積回路が得られる。
又、外部電源数が少ないため使用性が良好となり、きわ
めて広範な電子装置への用途が得られる。
めて広範な電子装置への用途が得られる。
第1図はこの発明の一実施例のブロック図、第2図はこ
の発明の一実施例に用いられるリングオシレターの回路
図、第3図はこの発明の一実施例に用いられるコツクク
ロフト回路図、第4図はこの発明の実施例に用いられる
電圧安定化回路図、第5図はこの発明の一実施例の部分
断面図である。 図中、Aは自励発振回路、Bはコツククロフト回路、C
は機能回路である。
の発明の一実施例に用いられるリングオシレターの回路
図、第3図はこの発明の一実施例に用いられるコツクク
ロフト回路図、第4図はこの発明の実施例に用いられる
電圧安定化回路図、第5図はこの発明の一実施例の部分
断面図である。 図中、Aは自励発振回路、Bはコツククロフト回路、C
は機能回路である。
Claims (1)
- 1 外部電源により所定の回路機能を実現する複数の回
路素子を共通の半導体に設けた集積回路において、前記
集積回路の内部に発振回路と、該発振回路の発振出力を
入力として前記外部電源電圧と異なる電位の正および負
の駆動電圧をそれぞれ発生する回路と、前記正および負
の駆動電圧の供給で動作する多電源型の機能回路とを含
むことを特徴とする集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1066276A JPS5857005B2 (ja) | 1976-02-02 | 1976-02-02 | 集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1066276A JPS5857005B2 (ja) | 1976-02-02 | 1976-02-02 | 集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5294002A JPS5294002A (en) | 1977-08-08 |
JPS5857005B2 true JPS5857005B2 (ja) | 1983-12-17 |
Family
ID=11756439
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1066276A Expired JPS5857005B2 (ja) | 1976-02-02 | 1976-02-02 | 集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5857005B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CH631287A5 (fr) * | 1979-03-14 | 1982-07-30 | Centre Electron Horloger | Element de memoire non-volatile, electriquement reprogrammable. |
-
1976
- 1976-02-02 JP JP1066276A patent/JPS5857005B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5294002A (en) | 1977-08-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4100502A (en) | Class B FET amplifier circuit | |
JPH0412649B2 (ja) | ||
JPH01106607A (ja) | 増幅回路配置 | |
US4253033A (en) | Wide bandwidth CMOS class A amplifier | |
JPS63501468A (ja) | Cmos対eclインタフエ−ス回路 | |
JPS62254460A (ja) | Bi−CMOS論理回路 | |
WO2019028595A1 (zh) | 振荡器、集成电路、计时芯片和电子设备 | |
JPH0220017B2 (ja) | ||
JP2573666B2 (ja) | 非平衡・平衡変換回路 | |
JPS5857005B2 (ja) | 集積回路 | |
JPH06152341A (ja) | バッファリング回路 | |
JPH0482319A (ja) | 論理回路 | |
US6184728B1 (en) | Output circuit | |
US5289061A (en) | Output gate for a semiconductor IC | |
US4990863A (en) | Amplifier output stage | |
JPH0834391B2 (ja) | 演算増幅回路 | |
JPH0526363B2 (ja) | ||
JPH0553404B2 (ja) | ||
JP2636091B2 (ja) | 半導体集積回路 | |
JPS61186018A (ja) | 電界効果トランジスタ論理回路 | |
JPS5992620A (ja) | クロツク発生回路 | |
JPH05249149A (ja) | 半導体集積回路 | |
JP2002057569A (ja) | 差動型論理回路 | |
JPS622729B2 (ja) | ||
JPS6134261B2 (ja) |