JP2636091B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2636091B2 JP2636091B2 JP11205191A JP11205191A JP2636091B2 JP 2636091 B2 JP2636091 B2 JP 2636091B2 JP 11205191 A JP11205191 A JP 11205191A JP 11205191 A JP11205191 A JP 11205191A JP 2636091 B2 JP2636091 B2 JP 2636091B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に基板電位発生回路に関する。
特に基板電位発生回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路は、図２に示すよ
うに、オシレータＯＳＣから出力された信号がインバー
タＩ21，インバータＩ22を通ってφ22になり、さらにイ
ンバータＩ23を通って信号φ21になる。容量Ｃ21は信号
φ21と節点Ｎ21に接続され、容量Ｃ22は信号φ22と節点
Ｎ22に接続される。Ｐ型トランジスタＱ21はソースとゲ
ートに節点Ｎ21，サブに信号φ21が接続されドレインは
出力になっている。Ｐ型トランジスタＱ22はソースに節
点Ｎ21，ゲートに節点Ｎ22，ドレインに接地電位，サブ
に信号φ21が接続されている。Ｐ型トランジスタＱ23は
ソースに節点Ｎ22，ゲートとドレインに接地電位，サブ
に信号φ22が接続されている。
うに、オシレータＯＳＣから出力された信号がインバー
タＩ21，インバータＩ22を通ってφ22になり、さらにイ
ンバータＩ23を通って信号φ21になる。容量Ｃ21は信号
φ21と節点Ｎ21に接続され、容量Ｃ22は信号φ22と節点
Ｎ22に接続される。Ｐ型トランジスタＱ21はソースとゲ
ートに節点Ｎ21，サブに信号φ21が接続されドレインは
出力になっている。Ｐ型トランジスタＱ22はソースに節
点Ｎ21，ゲートに節点Ｎ22，ドレインに接地電位，サブ
に信号φ21が接続されている。Ｐ型トランジスタＱ23は
ソースに節点Ｎ22，ゲートとドレインに接地電位，サブ
に信号φ22が接続されている。
【０００３】次に、動作について図３を用いて説明す
る。あらかじめ信号φ21を接地電位（０ｖ）、信号φ22
を電源電位（Ｖｃｃ）、接点Ｎ22をＰ型トランジスタＱ
23のしきい値（以下〔ＶTP23〕というように表現す
る）、出力を０ｖにそれぞれセットしておく。時刻ｔ1
で信号φ22が０ｖに変化し、信号φ21がＶｃｃに変化す
る。信号φ21が０ｖからＶｃｃに変化すると節点Ｎ21は
容量Ｃ21によってたたきあげられ、Ｐ型トランジスタＱ
21はＯＦＦ（非導通）する。同様に信号φ22がＶｃｃか
ら０ｖに変化すると、容量Ｃ22によって節点Ｎ22がたた
きさげられ、〔ＶTP23〕−Ｖｃｃまでさがり、Ｐ型トラ
ンジスタＱ22はＯＮして、節点Ｎ21を〔ＶTP23〕＋〔Ｖ
TP22〕−Ｖｃｃまでひきさげられる。（ただし、〔Ｖ
TP23〕＋〔ＶTP22〕＞Ｖｃｃのとき。〔ＶTP23〕＋〔Ｖ
TP22〕＜Ｖｃｃのときは０ｖにひきさげられる。）次に
時間ｔ2 において信号φ21がＶｃｃから０ｖに変化する
と、節点Ｎ21は容量Ｃ21によってたたきあげられ、さら
に節点Ｎ21を〔ＶTP23〕＋〔ＶTP22〕−２Ｖｃｃまでひ
きさげ、Ｐ型トランジスタＱ21をＯＮ（導通）させて出
力をさげる。そのとき、信号φ22は０ｖからＶｃｃに変
化し、節点Ｎ22が容量Ｃ22によってたたきあげられ、
〔ＶTP23〕まであがるので、Ｐ型トランジスタＱ22はＯ
ＦＦしている。これを繰り返していき、出力をさらにさ
げていく。
る。あらかじめ信号φ21を接地電位（０ｖ）、信号φ22
を電源電位（Ｖｃｃ）、接点Ｎ22をＰ型トランジスタＱ
23のしきい値（以下〔ＶTP23〕というように表現す
る）、出力を０ｖにそれぞれセットしておく。時刻ｔ1
で信号φ22が０ｖに変化し、信号φ21がＶｃｃに変化す
る。信号φ21が０ｖからＶｃｃに変化すると節点Ｎ21は
容量Ｃ21によってたたきあげられ、Ｐ型トランジスタＱ
21はＯＦＦ（非導通）する。同様に信号φ22がＶｃｃか
ら０ｖに変化すると、容量Ｃ22によって節点Ｎ22がたた
きさげられ、〔ＶTP23〕−Ｖｃｃまでさがり、Ｐ型トラ
ンジスタＱ22はＯＮして、節点Ｎ21を〔ＶTP23〕＋〔Ｖ
TP22〕−Ｖｃｃまでひきさげられる。（ただし、〔Ｖ
TP23〕＋〔ＶTP22〕＞Ｖｃｃのとき。〔ＶTP23〕＋〔Ｖ
TP22〕＜Ｖｃｃのときは０ｖにひきさげられる。）次に
時間ｔ2 において信号φ21がＶｃｃから０ｖに変化する
と、節点Ｎ21は容量Ｃ21によってたたきあげられ、さら
に節点Ｎ21を〔ＶTP23〕＋〔ＶTP22〕−２Ｖｃｃまでひ
きさげ、Ｐ型トランジスタＱ21をＯＮ（導通）させて出
力をさげる。そのとき、信号φ22は０ｖからＶｃｃに変
化し、節点Ｎ22が容量Ｃ22によってたたきあげられ、
〔ＶTP23〕まであがるので、Ｐ型トランジスタＱ22はＯ
ＦＦしている。これを繰り返していき、出力をさらにさ
げていく。
【０００４】
【発明が解決しようとする課題】このような従来の半導
体集積回路では、低電圧動作の場合Ｐ型トランジスタの
しきい値ＶT が高く、図２においてＰ型トランジスタＱ
23は節点Ｎ22を十分に引かないため、Ｐ型トランジスタ
Ｑ22が完全にＯＮせずに、節点Ｎ21を十分ひかない。さ
らに、Ｐ型トランジスタＱ21がＯＮのとき、信号φ21は
０ｖで、Ｐ型トランジスタＱ21のソース電位は
〔ＶTP23〕＋〔ＶTP22〕−２Ｖｃｃなので、その〔Ｖ
TP21〕が高めにみえるため、出力は充分に下がらないと
いう欠点がある。
体集積回路では、低電圧動作の場合Ｐ型トランジスタの
しきい値ＶT が高く、図２においてＰ型トランジスタＱ
23は節点Ｎ22を十分に引かないため、Ｐ型トランジスタ
Ｑ22が完全にＯＮせずに、節点Ｎ21を十分ひかない。さ
らに、Ｐ型トランジスタＱ21がＯＮのとき、信号φ21は
０ｖで、Ｐ型トランジスタＱ21のソース電位は
〔ＶTP23〕＋〔ＶTP22〕−２Ｖｃｃなので、その〔Ｖ
TP21〕が高めにみえるため、出力は充分に下がらないと
いう欠点がある。
【０００５】本発明の目的は、前記欠点を解決し、トラ
ンジスタが完全にＯＮし、充分に出力が下がるようにし
た半導体集積回路を提供することにある。
ンジスタが完全にＯＮし、充分に出力が下がるようにし
た半導体集積回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
の構成は、オシレータと、このオシレータに縦続接続さ
れる第１，第２，第３のインバータと、前記第３のイン
バータから出力される第１の信号の端子と、前記第２の
インバータから出力される第２の信号の端子と、前記第
１の信号の端子と第１の節点に接続される第１の容量
と、前記第２の信号の端子と第２の節点に接続される第
２の容量と、前記第１の節点をソース又はドレインに接
続しゲートとドレイン又はソースを出力にした第１のＮ
型トランジスタと、前記第１の節点をソース又はドレイ
ンに前記第２の節点をゲートに接地電位をドレイン又は
ソースにサブストレートを前記第１の信号に接続した第
１のＰ型トランジスタと、前記第２の節点をソース又は
ドレインとゲートに接地電位をドレイン又はソースに接
続した第２のＮ型トランジスタとを備えていることを特
徴とする。
の構成は、オシレータと、このオシレータに縦続接続さ
れる第１，第２，第３のインバータと、前記第３のイン
バータから出力される第１の信号の端子と、前記第２の
インバータから出力される第２の信号の端子と、前記第
１の信号の端子と第１の節点に接続される第１の容量
と、前記第２の信号の端子と第２の節点に接続される第
２の容量と、前記第１の節点をソース又はドレインに接
続しゲートとドレイン又はソースを出力にした第１のＮ
型トランジスタと、前記第１の節点をソース又はドレイ
ンに前記第２の節点をゲートに接地電位をドレイン又は
ソースにサブストレートを前記第１の信号に接続した第
１のＰ型トランジスタと、前記第２の節点をソース又は
ドレインとゲートに接地電位をドレイン又はソースに接
続した第２のＮ型トランジスタとを備えていることを特
徴とする。
【０００７】
【実施例】図１は本発明の一実施例の半導体集積回路を
示すブロック図である。
示すブロック図である。
【０００８】図１において、本実施例の半導体集積回路
は、オシレータＯＳＣから出力された信号が、インバー
タＩ11、インバータＩ12を通って信号φ12になり、さら
にインバータＩ13を通って信号φ11になる。容量Ｃ
11は、信号φ11と節点Ｎ11に接続され、容量Ｃ12は信号
φ12と節点Ｎ12に接続される。Ｎ型トランジスタＱ
11は、ソースに節点Ｎ11が接続され、ゲートとドレイン
は出力になっている。Ｐ型トランジスタＱ12は、ソース
に節点Ｎ11、ゲートに節点Ｎ12、ドレインに接地電位、
サブに信号φ11が接続されている。Ｎ型トランジスタＱ
13は、ソースとゲートに節点Ｎ12、ドレインに接地電位
が接続されている。
は、オシレータＯＳＣから出力された信号が、インバー
タＩ11、インバータＩ12を通って信号φ12になり、さら
にインバータＩ13を通って信号φ11になる。容量Ｃ
11は、信号φ11と節点Ｎ11に接続され、容量Ｃ12は信号
φ12と節点Ｎ12に接続される。Ｎ型トランジスタＱ
11は、ソースに節点Ｎ11が接続され、ゲートとドレイン
は出力になっている。Ｐ型トランジスタＱ12は、ソース
に節点Ｎ11、ゲートに節点Ｎ12、ドレインに接地電位、
サブに信号φ11が接続されている。Ｎ型トランジスタＱ
13は、ソースとゲートに節点Ｎ12、ドレインに接地電位
が接続されている。
【０００９】次に図４も用いて、動作について説明す
る。あらかじめ信号φ11を接地電位（０ｖ）、信号φ12
を電源電位（Ｖｃｃ）、接点Ｎ12をＶTN12、出力を０ｖ
にそれぞれセットしておく。時刻ｔ1 で信号φ12が０ｖ
に変化して信号φ11がＶｃｃに変化する。信号φ11が０
ｖからＶｃｃまで変化すると、接点Ｎ11は容量Ｃ11によ
ってたたきあげられ、Ｎ型トランジスタＱ11はＯＦＦす
る。同様に、信号φ12がＶｃｃから０ｖに変化すると、
容量Ｃ12によって節点Ｎ12がたたきさげられ、
〔ＶTN13〕−Ｖｃｃまでさがり、Ｐ型トランジスタＱ12
はＯＮして、節点Ｎ11を〔ＶTN13〕＋〔ＶTN12〕−Ｖｃ
ｃまで引下げられる（ただし〔ＶTN13〕＋〔ＶTN12〕＞
Ｖｃｃのとき。〔ＶTN13〕＋〔ＶTN12〕＜Ｖｃｃときは
０ｖまで引下げられる）。
る。あらかじめ信号φ11を接地電位（０ｖ）、信号φ12
を電源電位（Ｖｃｃ）、接点Ｎ12をＶTN12、出力を０ｖ
にそれぞれセットしておく。時刻ｔ1 で信号φ12が０ｖ
に変化して信号φ11がＶｃｃに変化する。信号φ11が０
ｖからＶｃｃまで変化すると、接点Ｎ11は容量Ｃ11によ
ってたたきあげられ、Ｎ型トランジスタＱ11はＯＦＦす
る。同様に、信号φ12がＶｃｃから０ｖに変化すると、
容量Ｃ12によって節点Ｎ12がたたきさげられ、
〔ＶTN13〕−Ｖｃｃまでさがり、Ｐ型トランジスタＱ12
はＯＮして、節点Ｎ11を〔ＶTN13〕＋〔ＶTN12〕−Ｖｃ
ｃまで引下げられる（ただし〔ＶTN13〕＋〔ＶTN12〕＞
Ｖｃｃのとき。〔ＶTN13〕＋〔ＶTN12〕＜Ｖｃｃときは
０ｖまで引下げられる）。
【００１０】次に、時間ｔ2 で信号φ12がＶｃｃに、信
号φ11が０ｖに変化するる。信号φ11がＶｃｃから０ｖ
に変化すると、節点Ｎ11は容量Ｃ11によってたたきさげ
られ、さらに節点Ｎ11を〔ＶTN13〕＋〔ＶTN12〕−２Ｖ
ｃｃまで引下げ、Ｎ型トランジスタＱ11をＯＮさせて出
力をさげる。そのとき、信号φ12は０ｖからＶｃｃに変
化し、節点Ｎ12が容量Ｃ12によってたたきあげられ、
〔ＶTN12〕まであがるので、Ｐ型トランジスタＱ12はＯ
ＦＦしている。これを繰り返していき、出力をさらにさ
げていくのがこの回路の働きである。
号φ11が０ｖに変化するる。信号φ11がＶｃｃから０ｖ
に変化すると、節点Ｎ11は容量Ｃ11によってたたきさげ
られ、さらに節点Ｎ11を〔ＶTN13〕＋〔ＶTN12〕−２Ｖ
ｃｃまで引下げ、Ｎ型トランジスタＱ11をＯＮさせて出
力をさげる。そのとき、信号φ12は０ｖからＶｃｃに変
化し、節点Ｎ12が容量Ｃ12によってたたきあげられ、
〔ＶTN12〕まであがるので、Ｐ型トランジスタＱ12はＯ
ＦＦしている。これを繰り返していき、出力をさらにさ
げていくのがこの回路の働きである。
【００１１】前述した従来の半導体集積回路に対し、本
実施例はＰ型トランジスタＱ21、Ｐ型トランジスタＱ23
をそれぞれＮ型トランジスタＱ11、Ｎ型トランジスタＱ
13におきかえ、出力をさらにおさえるという独創的内容
を有する。
実施例はＰ型トランジスタＱ21、Ｐ型トランジスタＱ23
をそれぞれＮ型トランジスタＱ11、Ｎ型トランジスタＱ
13におきかえ、出力をさらにおさえるという独創的内容
を有する。
【００１２】以上説明したように、本実施例は、図２の
従来回路上のＰ型トランジスタＱ21とＰ型トランジスタ
Ｑ23をＮ型トランジスタに変換し、図１のようになっ
た。図１上で、Ｎ型トランジスタＱ11において出力とサ
ブは基板電位と同電位で〔ＶTN11〕が低くなるので、電
源電圧がある程度まで低くなっても、基板へ出力する電
位をより深くできるという効果を有する。
従来回路上のＰ型トランジスタＱ21とＰ型トランジスタ
Ｑ23をＮ型トランジスタに変換し、図１のようになっ
た。図１上で、Ｎ型トランジスタＱ11において出力とサ
ブは基板電位と同電位で〔ＶTN11〕が低くなるので、電
源電圧がある程度まで低くなっても、基板へ出力する電
位をより深くできるという効果を有する。
【００１３】
【発明の効果】以上説明したように、本発明は、基板へ
の出力電位をより深くでき、電源電圧が変動しても誤動
作する心配のないようにした半導体集積回路を提供する
ことにある。
の出力電位をより深くでき、電源電圧が変動しても誤動
作する心配のないようにした半導体集積回路を提供する
ことにある。
【図１】本発明の一実施例の半導体集積回路を示すブロ
ック図である。
ック図である。
【図２】従来の半導体集積回路を示すブロック図であ
る。
る。
【図３】図２の動作を示すタイミング図である。
【図４】図１の動作を示すタイミング図である。
ＯＳＣ オシレータ Ｉ11，Ｉ12，Ｉ13，Ｉ21，Ｉ22，Ｉ23 インバータ φ11，φ12，φ21，φ22 信号 Ｃ11，Ｃ12，Ｃ21，Ｃ22 容量 Ｑ11，Ｑ12，Ｑ13，Ｑ21，Ｑ22，Ｑ23 トランジスタ
Claims (1)
- 【請求項１】 オシレータと、このオシレータに縦続接
続される第１，第２，第３のインバータと、前記第３の
インバータから出力される第１の信号の端子と、前記第
２のインバータから出力される第２の信号の端子と、前
記第１の信号の端子と第１の節点に接続される第１の容
量と、前記第２の信号の端子と第２の節点に接続される
第２の容量と、前記第１の節点をソース又はドレインに
接続しゲートとドレイン又はソースを出力にした第１の
Ｎ型トランジスタと、前記第１の節点をソース又はドレ
インに前記第２の節点をゲートに接地電位をドレイン又
はソースにサブストレートを前記第１の信号に接続した
第１のＰ型トランジスタと、前記第２の節点をソース又
はドレインとゲートに接地電位をドレイン又はソースに
接続した第２のＮ型トランジスタとを備えていることを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11205191A JP2636091B2 (ja) | 1991-05-17 | 1991-05-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11205191A JP2636091B2 (ja) | 1991-05-17 | 1991-05-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04340759A JPH04340759A (ja) | 1992-11-27 |
| JP2636091B2 true JP2636091B2 (ja) | 1997-07-30 |
Family
ID=14576797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11205191A Expired - Fee Related JP2636091B2 (ja) | 1991-05-17 | 1991-05-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2636091B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3102833B2 (ja) | 1994-09-06 | 2000-10-23 | 株式会社 沖マイクロデザイン | 昇圧回路 |
-
1991
- 1991-05-17 JP JP11205191A patent/JP2636091B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04340759A (ja) | 1992-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970225 |
|
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