JPS5851433B2 - 横形電界効果トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】 この発明は半導体チップの一主面にソース、ドレインお
よびゲートの各電極が形成された、いわゆる横形電界効
果トランジスタ（以下「横形Ｆ’ＥＴＪと略称する）の
製造方法の改良に関するものである。

第１図は従来の横形ＦＥＴのチップを示す平面図、第２
図は第１図の■−■線での断面図である。

図において、１は半絶縁性基板、２は半絶縁性基板１の
主面上の一部にエピタキシャル成長法により形成された
メサ形構造の活性層、３および４はそれぞれ活性層２の
表面上において互いに所定距離をおいて対向し活性層２
上の一部と半絶縁性基板１の主面上の一部とにまたがり
形成されたソース電極およびドレイン電極、５はソース
電極３とドレイン電極４との対向部の中間部を横切り活
性層２上の一部と半絶縁性基板１の主面上の一部とにま
たがり形成されたゲート電極、１００は上記横形ＦＥＴ
のチップである。

次に、チップ１００がパッケージのセラミック基板に装
着された状態を第３図に示す平面図で説明する。

図において、６はチップ１００が装着されるパッケージ
のセラミック基板、７はセラミック基板６の表面の一部
に形成された金属化膜からなり、チップ１００が装着さ
れるとともにパッケージのソースリードが引出されるチ
ップ装着部、８および９はそれぞれセラミック基板６の
表面の一部に形成された金属化膜からなり、パッケージ
のドレインリードが引出されるとともにチップ１００の
ドレイン電極４と接続されるドレインボンデインパッド
、およびパッケージのゲートリードが引出されるととも
にチップ１００のゲート電極５と接続されるゲートポン
ディングパッド、１０はチップ１００のソース電極３と
チップ装着部７とを接続するソースボンディングワイヤ
、１１はチップ１００のドレイン電極４とドレインポン
ディングパッド８とを接続するドレインボンディングワ
イヤ、１２はチップ１００のゲート電極５とゲートポン
ディングパッド９とを接続するゲートボンディングワイ
ヤである。

ところで、チップ１００では、これをパッケージに装着
する場合に、ソース電極３とチップ装着部７との間、ド
レイン電極４とドレインポンディングパッド８との間、
およびゲート電極５とゲートポンディングパッド９との
間をそれぞれソースボンディングワイヤ１０、ドレイン
ボンディングワイヤ１１、およびゲートボンディングワ
イヤ１２でボンディング接続する必要がある。

これらのボンディング接続作業は非常に困難な作業であ
るので、これらのボンディング接続作業の減少を図り、
作業性の向上を図るために、第４図に断面図で示すよう
な改良された横形ＦＥＴのチップが使用されている。

図において、１０１は改良された横形ＦＥＴのチップで
ある。

１３は第３図に示したセラミック基板６のチップ装着部
７上にろう付けされるチップ１０１の裏面に形成され、
そのソース電極３に接続された金属膜である。

このように、チップ１０１の裏面に金属膜１３が形成さ
れているので、チップ１０１がチップ装着部７上にろう
付けされると同時にチップ１０１のソース電極３とチッ
プ装着部７とが電気的に接続される。

このために、第３図に示したように、ソースボンディン
グワイヤ１０によるボンディング接続作業が不要となり
、チップ１０１のセラミック基板６への装着作業を簡単
にすることができる。

また、ソースボンディングワイヤ１０によるソース配線
抵抗の減少を図ることができるので、電気的特性の向上
を図ることができる。

次に、チップ１０１の従来の作成方法について、その各
作成段階を第５図ａ−ｆに示す断面図で説明する。

まず、複数個のチップ１０１を形成すべき半絶縁性半導
体結晶のウェハ１ａの第１の主面上に成長層２ａを形成
する〔第５図ａ〕。

次に、上記各チップ１０１の活性層２となるべき成長層
２ａの部分を残してウェハ１ａにメサエッチングを施す
〔第５図ｂ〕。

次いで、各活性層２上の一部とこれに連なるウェハ１ａ
上の一部とにまたがり、チップ１０１のソース電極３を
形成するとともにソース電極３に対向するドレイン電極
４を形成する〔第５図Ｃ〕。

次いで、各活性層２上のソース電極３とドレイン電極４
との対向部の中間部にチップ１０１のゲート電極５を形
成する〔第５図ｄ〕。

次に、活性層２、ソース電極３、ドレイン電極４、およ
びゲート電極５のそれぞれの上を含みウェハ１ａの第１
の主面上に例えばガラス板１４をワックス１５などで接
着したのち、ウェハ１ａの第２の主面に研磨加工を施し
て所定厚さのウェハ１ｂを形成する〔第５図ｅ〕。

しかるのち、ガラス板１４およびワックス１５を除去す
る。

つゾいて、各ソース電極３上の一部とこれＩこ連なるウ
ェハ１ｂの露出部の一部とを除きウェハ１ｂの全面にフ
ォトレジスト膜１６を被着する〔第５図ｆ〕。

次に、フォトレジスト膜１６が被着された状態でウェハ
１ｂを例えばスクライバ−もしくはダイヤモンドソウな
どによりチップ１０１となるべきチップに切断分割し、
これらの分割されたチップに無電解メッキを施してソー
ス電極３に接続された金属膜１３を形成し、更に、必要
に応じて電気メツキ法により金属膜１３の膜厚を厚くし
たのち、フォトレジスト膜１６を上記チップから除去し
て第４図に示したチップ１０１が作成される。

しかしながら、このような従来の作成方法では、ウェハ
１ｂをチップに切断分割したのちに金属膜１３を形成す
る必要があるので、製造工程が複雑になり、作業性が悪
いという欠点があった。

この発明は、上述の欠点に鑑みてなされたもので、半絶
縁性の半導体結晶のウェハをチップに分割することなく
、上記チップの表面に形成されたソース電極に接続され
た金属膜を上記チップの裏面に形成することができる横
形ＦＥＴの製造方法を提供することを目的とする。

第６図ａ −ｆはこの発明による方法の一実施例の各作
成段階を示す断面図である。

この実施例の方法では、第５図ａおよびｂに示した作成
段階が従来例と全く同様であるので、ここではこれらの
作成段階の図示と説明とを省略する。

まず、第５図すに示した作成段階を経たウェハ１ａの横
形ＦＥＴのチップとなるべき部分の周辺部に溝１７を形
成する〔第６図ａ〕。

次に、選択メッキ法もしくは選択蒸着法により各活性層
２上において互いに対向するソース電極３とドレイン電
極４とを形成するとともに谷溝１７の内壁面にソース電
極３に接続された金属膜１８を形成する〔第６図ｂ〕。

次に、各活性層２上のソース電極３とドレイン電極４と
の対向部の中間部を横切るゲート電極５を形成する〔第
６図Ｃ〕。

次いで、活性層２、ソース電極３、ドレイン電極４、ゲ
ート電極５、および金属膜１７のそれぞれの上を含みウ
ェハ１ａの第１の主面上に例えばガラス板１４をワック
ス１５などで接着したのち、ウェハ１ａの第２の主面に
研磨加工を施して所定厚さのウェハ１ｂを形成する〔第
６図ｄ〕。

このとき、溝１７の内壁面に形成された金属膜１８の一
部がウェハ１ｂの裏面に露出するように溝１７の深さが
設定されている。

しかるのち、ウェハ１ｂの裏面に無電解メッキ法により
金属膜１８に接続された金属膜１９を形成し、更に必要
に応じて電気メツキ法により金属膜１９の膜厚を厚くす
る。

最後に、ガラス板１４およびワックス１５を除去すると
、ウェハ１ｂが自動的に分割されて第４図に示したチッ
プ１０１と同様の構造の横形ＦＥＴのチップが作成され
る〔第６図ｆ〕。

このような横形ＦＥＴのチップの作成方法では、金属膜
１９の作成段階において、第５図に示した従来例のよう
に、個々のチップに分割することなく、金属膜１８を形
成することができるので、製造工程の簡単化を図ること
ができるとともに作業性の向上を図ることができる。

上記実施例では、溝１７をチップの周辺部に全周にわた
り形成したが、必らずしもその要がなく、ソース電極３
の近傍の上記チップの周辺部にのみ溝を形成し、この溝
から個々のチップに分割するようにしてもよい。

以上説明したように、この発明による方法によれば、複
数個の横形ＦＥＴのチップが形成されるべき半導体ウェ
ハの第１の主面の上記各半導体チップの形成されるべき
部分の周辺部の全周もしくはその一部に所定深さの溝を
形成する工程、上記谷溝の内壁面に上記横形ＦＥＴのチ
ップのソース電極に接続された第１の金属膜を形成する
工程、上記半導体ウェハの第２の主面部に研磨加工を施
して上記谷溝の内壁面に形成された第１の金属膜の一部
を露出させる工程、上記半導体ウェハの第２の主面に露
出した第１の金属膜に接続された第２の金属膜を上記第
２の主面に形成する工程、および上記谷溝から上記半導
体ウェハを個々の上記横形ＦＥＴのチップに分割する工
程を備えているので、上記横形ＦＥＴのチップの裏面に
、その表面に形成されたソース電極に接続された上記第
２の金属膜を、従来例のように個々のチップに分割する
ことなく、容易に形成することができる。

よって製造工程の簡単化を図ることができるとともに、
作業性の向上を図ることができる。

【図面の簡単な説明】

第１図は従来の横形ＦＥＴのチップを示す平面図、第２
図は第１図の■−■線での断面図、第３図は上記チップ
がパッケージのセラミック基板に装着された状態を示す
平面図、第４図は改良された横形ＦＥＴのチップを示す
断面図、第５図ａ〜ｆはそれぞれ上記改良された横形Ｆ
ＥＴのチップを作成する従来の作成方法の各作成段階を
示す断面図、第６図ａ −ｆはそれぞれこの発明による
方法の一実施例の各作成段階を示す断面図である。 図において、１は半絶縁性基板、１ａ、１ｂはそれぞれ
ウェハ、２は活性層、２ａは成長層、３はソース電極、
４はドレイン電極、５はゲート電極、６はセラミック基
板、７はチップ装着部、８゜９はそれぞれドレインポン
ディングパッド、ゲートポンディングパッド、１０，１
１，１２はそれぞれボンディングワイヤ、１３は金属膜
、１４はガラス板、１５はワックス、１６はフォトレジ
スト膜、１７は溝、１８は第１の金属膜、１９は第２の
金属膜、１００，１０１はそれぞれ横形ＦＥＴのチップ
である。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す。

Claims (1)

【特許請求の範囲】
1. １ 第１の主面に複数個の電界効果トランジスタ用チッ
   プを形成すべき半導体ウェーバの上記第１の主面の上記
   各チップの形成領域の周辺部の全周もしくは一部に所定
   深さの溝を形成する工程、上記各チップの電界効果トラ
   ンジスタのソース電極を構成するとともに上記谷溝の内
   壁面まで及ぶ第１の金属膜を形成する工程、上記半導体
   ウェハの第２の主面部に研磨加工を施して上記谷溝の内
   壁面に形成された第１の金属膜の一部を露出させる工程
   、上記半導体ウェハの第２の主面に露出した第１の金属
   膜に接続された第２の金属膜を上記第２の主面に形成す
   る工程、および上記谷溝から上記半導体ウェハを個々の
   上記半導体チップに分割する工程を備えたことを特徴と
   する横形電界効果トランジスタの製造方法。