JPS5850781A - 半導体可変容量素子及びその製造方法 - Google Patents
半導体可変容量素子及びその製造方法Info
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- JPS5850781A JPS5850781A JP14862581A JP14862581A JPS5850781A JP S5850781 A JPS5850781 A JP S5850781A JP 14862581 A JP14862581 A JP 14862581A JP 14862581 A JP14862581 A JP 14862581A JP S5850781 A JPS5850781 A JP S5850781A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/93—Variable capacitance diodes, e.g. varactors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体可変容量素子及びその製造方法に係り
、特に直線性、可変容量、耐圧等を改善また半導体可変
容量Ｓ子に関する。
、特に直線性、可変容量、耐圧等を改善また半導体可変
容量Ｓ子に関する。
第１ＩＩｌは従来の半導体可変容量素子における素子構
造香水し、Ｎ領域２と′ｐ＋領域４の接合によって可変
容量素子が形成されている。第２図は可変容量素子の容
量電圧依存性を示し、Ａは理想特性 、Ｂ及びＣは従来
素子の特性を示している。
造香水し、Ｎ領域２と′ｐ＋領域４の接合によって可変
容量素子が形成されている。第２図は可変容量素子の容
量電圧依存性を示し、Ａは理想特性 、Ｂ及びＣは従来
素子の特性を示している。
即ち、特性Ｃは前記素子構造によるカーブであり、直線
性が悪い。従来、特性改善された素子においても直線性
は特性Ｂに示す程度である。また、従”来の電子構造の
場合、可変容量素子が小さく、しこの発明は以上の点に
鑑み、容置電圧依存性を第２図Ａに示す特性に近→けて
′低歪化し、化変容量比（Ｃｍａｘ ／ （、＋ｉｎ
）並びに可変電圧比（Ｖ ５ｅａｘ ／ Ｖ ｓｉｎ
次の各値！！ｃきくした半導体可変容量素子及びその−
遣方法を提供することを目的とする。
性が悪い。従来、特性改善された素子においても直線性
は特性Ｂに示す程度である。また、従”来の電子構造の
場合、可変容量素子が小さく、しこの発明は以上の点に
鑑み、容置電圧依存性を第２図Ａに示す特性に近→けて
′低歪化し、化変容量比（Ｃｍａｘ ／ （、＋ｉｎ
）並びに可変電圧比（Ｖ ５ｅａｘ ／ Ｖ ｓｉｎ
次の各値！！ｃきくした半導体可変容量素子及びその−
遣方法を提供することを目的とする。
この発明は半導体基板の表面に半導体基板と同！−導電
型で半導体基板より低い不純物濃度を有する低濃度領域
を形成し、この領域の深層部分にこの領域と同一導電型
で表面層に向かって不純物濃度分布が連続的に増加する
ように高濃度埋め込みｗＪｉ！を形成炉２、この声濃度
埋め込み領域との間に不純物濃度が低い層領域を介在さ
、せて基板とは異なる導電型・？領域を前記低濃度領域
の表面層に形成したことを竺徴と烹る。
型で半導体基板より低い不純物濃度を有する低濃度領域
を形成し、この領域の深層部分にこの領域と同一導電型
で表面層に向かって不純物濃度分布が連続的に増加する
ように高濃度埋め込みｗＪｉ！を形成炉２、この声濃度
埋め込み領域との間に不純物濃度が低い層領域を介在さ
、せて基板とは異なる導電型・？領域を前記低濃度領域
の表面層に形成したことを竺徴と烹る。
また、この発明のｌ！境方法は、前記低濃度領域に二重
電荷を有する高エネルギ化された不純物原、子資すち込
み低濃度領域の深層部分に表面層に向かって不純物濃度
分布が連続的に増加する高濃度′ 坤め込ぷ領域を形成
するとともに、この高濃度埋め込み領域との間に不純、
物濃度が低い、層領域を介′在↑せて基板メは異なる導
電型の、領域を形成することを特徴とする。
電荷を有する高エネルギ化された不純物原、子資すち込
み低濃度領域の深層部分に表面層に向かって不純物濃度
分布が連続的に増加する高濃度′ 坤め込ぷ領域を形成
するとともに、この高濃度埋め込み領域との間に不純、
物濃度が低い、層領域を介′在↑せて基板メは異なる導
電型の、領域を形成することを特徴とする。
以下、この発明の実施例を図面を参照して詳細に説明す
る。
る。
第３図はこの発明の半導体可変容量素子の実施例を示し
ている０図において、半導体基板６にぽ（１１１）面か
゛ら（１１２）方−に５ないし８゜傾けた特殊な面指数
を有するＮ＋シリコン基板を使用し、この半導体基板６
の表面に半導体基板６と同一導電型で半導体基板６より
低い不純物原子濃度を有する低濃度領［８を形成する。
ている０図において、半導体基板６にぽ（１１１）面か
゛ら（１１２）方−に５ないし８゜傾けた特殊な面指数
を有するＮ＋シリコン基板を使用し、この半導体基板６
の表面に半導体基板６と同一導電型で半導体基板６より
低い不純物原子濃度を有する低濃度領［８を形成する。
この実施例の場合、低濃度ｌ１ｌＪｉ！８は５ｉ）ｆ、
ガスを用いたエピタキシャル層Ｎ−を′約３．０ないし
４．０μｍ＠度成長させて形成し、その不純物原子濃度
は３〜５×ｌＯ“９ｍ−１一度、、に設定、されている
。
ガスを用いたエピタキシャル層Ｎ−を′約３．０ないし
４．０μｍ＠度成長させて形成し、その不純物原子濃度
は３〜５×ｌＯ“９ｍ−１一度、、に設定、されている
。
・午の低濃度領域ｑ、の深層部分に形成されている高、
濃度埋め込み領域１０は不−物原子のイ、オン打、４ち
込みを利用して形感される０、即ち１．低濃度−域８の
深層部すに低加速エネルギで不純物原子を打ち込むため
に〜二重重荷食用いて６コろ、こ９実施例では低濃度領
域８の卑雨に直角にリンＰの二重電荷ｐ＋＋を４００Ｋ
ａ−Ｖの工、ネルギで加速打ち込・み５を行い１、この
、イオン打ち込み後１１００℃で７０分程度の拡散処理
工程を経て高濃度坦め榛み領域ｌＯが形成されている。
濃度埋め込み領域１０は不−物原子のイ、オン打、４ち
込みを利用して形感される０、即ち１．低濃度−域８の
深層部すに低加速エネルギで不純物原子を打ち込むため
に〜二重重荷食用いて６コろ、こ９実施例では低濃度領
域８の卑雨に直角にリンＰの二重電荷ｐ＋＋を４００Ｋ
ａ−Ｖの工、ネルギで加速打ち込・み５を行い１、この
、イオン打ち込み後１１００℃で７０分程度の拡散処理
工程を経て高濃度坦め榛み領域ｌＯが形成されている。
また、この場合、半導体基板６には（１１１）面から（
１，１２）方向に５なりし８°傾けたシリコン面が使用
されているた、・め、半導体基板６の方向にリン原子が
チャネリング効果によって深く打ち込まれる。即う、こ
のようなシリコン面においては、シリコンダイヤモンド
構埠のリンネ練物はチャネリング効果ケ最も大となり、
換言すればシリコン原子に対するリンの衝突散乱効果が
極めて小さくなり、低濃度領域８のより深い層に領域１
０即ちチャネリング打ち込み層Ｎ″を形成することがで
きる。 −このようにチャネリング打ち込み層Ｎ
”によって高濃度埋め込み領域１０が形成された低濃度
領域８の表面層に半導体基板６と檎異な、る導電型の例
えば０．６μ以下の薄いＰ＋領域Ｌ２を形成する。即ち
、この領域１２はＳ≦影形成るため、この領域１２と前
記領域１０との藺には不純物濃度が低くしかも極めて薄
いＮ−の層領域が介在している。なお、１４は酸化膜、
１６．１８は電極を示している。また、前記高濃度埋め
やみ領域１０は、第４図に示すようにＰ＋領域１２より
広く形成しても良い、 、第５
図Ａ及びＢはこｄ発明によって得られた可変容量素子の
基本構造及びその不純物原子濃度を示している。即ち、
この可変容量素子の基本構造は、シリコン表面から半導
体基板６の方向に向かって、Ｐ＋、Ｎ″′−Ｎ −−Ｎ
−−Ｎ ”の層構造を威している。Ｎ“の領域、１０は
、前記のようにリンＰの二重電荷を埒いるとともに、ｊ
ｔｘｔ）面から（１１２）方向に傾けたシリコン面を用
いているため、低濃度領域８の深層部分に形ヰされ、し
かもその不純物濃度分布は表面層に向かって連続的に増
加している。しかも、Ｐ＋領域１２と領域１０との間に
は不純物原子濃度が低く薄いＮ一層領域が形成されてい
る。
１，１２）方向に５なりし８°傾けたシリコン面が使用
されているた、・め、半導体基板６の方向にリン原子が
チャネリング効果によって深く打ち込まれる。即う、こ
のようなシリコン面においては、シリコンダイヤモンド
構埠のリンネ練物はチャネリング効果ケ最も大となり、
換言すればシリコン原子に対するリンの衝突散乱効果が
極めて小さくなり、低濃度領域８のより深い層に領域１
０即ちチャネリング打ち込み層Ｎ″を形成することがで
きる。 −このようにチャネリング打ち込み層Ｎ
”によって高濃度埋め込み領域１０が形成された低濃度
領域８の表面層に半導体基板６と檎異な、る導電型の例
えば０．６μ以下の薄いＰ＋領域Ｌ２を形成する。即ち
、この領域１２はＳ≦影形成るため、この領域１２と前
記領域１０との藺には不純物濃度が低くしかも極めて薄
いＮ−の層領域が介在している。なお、１４は酸化膜、
１６．１８は電極を示している。また、前記高濃度埋め
やみ領域１０は、第４図に示すようにＰ＋領域１２より
広く形成しても良い、 、第５
図Ａ及びＢはこｄ発明によって得られた可変容量素子の
基本構造及びその不純物原子濃度を示している。即ち、
この可変容量素子の基本構造は、シリコン表面から半導
体基板６の方向に向かって、Ｐ＋、Ｎ″′−Ｎ −−Ｎ
−−Ｎ ”の層構造を威している。Ｎ“の領域、１０は
、前記のようにリンＰの二重電荷を埒いるとともに、ｊ
ｔｘｔ）面から（１１２）方向に傾けたシリコン面を用
いているため、低濃度領域８の深層部分に形ヰされ、し
かもその不純物濃度分布は表面層に向かって連続的に増
加している。しかも、Ｐ＋領域１２と領域１０との間に
は不純物原子濃度が低く薄いＮ一層領域が形成されてい
る。
第６図はこの可変容量素子の基゛本釣なポイントになる
不純物原子濃度のプロファイルを示している。一点鎖線
は半導体基板６に（”１１１）面を用いた従来素子の場
合を示し、（Ｉ’ｌｌ）面より（１１２）方向に傾けた
面の使用で不純物原子濃度が直線的に増加していること
が分る。
不純物原子濃度のプロファイルを示している。一点鎖線
は半導体基板６に（”１１１）面を用いた従来素子の場
合を示し、（Ｉ’ｌｌ）面より（１１２）方向に傾けた
面の使用で不純物原子濃度が直線的に増加していること
が分る。
第７図はこの発明によって得られた可変容量素子の基本
的′な容量変化プロファイルを示している。このプロフ
ァイルより明らかなようにＮ０層による高濃度埋め込み
領域１０の導入で理想的な直線性を有する可変容量特性
が得られ、可変容量比（Ｃｗ＋ａｘ ／ Ｃａ１ｎ ）
及び可変−正比（Ｖｓａｘ／Ｖｗｉｎ ）の各値が大き
く改善される。また、直線性が良好に成る結果、低歪化
が実現され、混変調の低減、二次整流作用の低下゛防止
、Ｓ／Ｎ比の改善、受信選択度の向上等、大幅な特性改
善が可能に成る。さらに、領域１０．１２の間にＮ一層
領域が形成されるため、従来の耐圧より高耐圧化例えば
２５Ｖないし３０Ｖ以上に改善できる。
的′な容量変化プロファイルを示している。このプロフ
ァイルより明らかなようにＮ０層による高濃度埋め込み
領域１０の導入で理想的な直線性を有する可変容量特性
が得られ、可変容量比（Ｃｗ＋ａｘ ／ Ｃａ１ｎ ）
及び可変−正比（Ｖｓａｘ／Ｖｗｉｎ ）の各値が大き
く改善される。また、直線性が良好に成る結果、低歪化
が実現され、混変調の低減、二次整流作用の低下゛防止
、Ｓ／Ｎ比の改善、受信選択度の向上等、大幅な特性改
善が可能に成る。さらに、領域１０．１２の間にＮ一層
領域が形成されるため、従来の耐圧より高耐圧化例えば
２５Ｖないし３０Ｖ以上に改善できる。
以上説明したようにこの発明によれば、直線性の改善に
よって低歪化が！現でき、可変容量比並びに可変電圧比
の各値を大きくすることができる。また、この発明の製
造方法によれば、極めて容易にしかも低加速エネルギで
前記特性を得ることができる。
よって低歪化が！現でき、可変容量比並びに可変電圧比
の各値を大きくすることができる。また、この発明の製
造方法によれば、極めて容易にしかも低加速エネルギで
前記特性を得ることができる。
第１図は従来の半導体可変容量素子の構造を示す説明図
、第２図は半導体可変容量素子の容量電圧依存性を示す
説明図、第３図はこの発明の半導体可変容量素子の実施
例を示す説明図、第４図はその変形例を示す説明図、第
５図Ａ及びＢは素子構造及びその不純物原子濃度を示す
説明図、第６図はこの発明に係る半導体可変容量素子の
基本的ナホイントになるネ練物原子濃度のプロファイル
、第７図はこの発明に係る半導体可変容量素子の基本的
な容量変化プロファイルを示している。 ６・・・半導体基板、８・・・低濃度領域、１０・・・
高濃度埋め込み領域、１２・・・Ｐ＋領域。 第１図 第２図 正ペイＴ入ｔｌｌｒ （ｌｏｇ Ｖ）第３図 第４図 第５図
、第２図は半導体可変容量素子の容量電圧依存性を示す
説明図、第３図はこの発明の半導体可変容量素子の実施
例を示す説明図、第４図はその変形例を示す説明図、第
５図Ａ及びＢは素子構造及びその不純物原子濃度を示す
説明図、第６図はこの発明に係る半導体可変容量素子の
基本的ナホイントになるネ練物原子濃度のプロファイル
、第７図はこの発明に係る半導体可変容量素子の基本的
な容量変化プロファイルを示している。 ６・・・半導体基板、８・・・低濃度領域、１０・・・
高濃度埋め込み領域、１２・・・Ｐ＋領域。 第１図 第２図 正ペイＴ入ｔｌｌｒ （ｌｏｇ Ｖ）第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 （１）半導体基板の表面に形成さ゛れこの半導体基板と
同一導電型モ不純物濃度がこの半導体基板より低い低濃
度領域と、この領域の深層部分に形成されこの領域と同
一導電型で表面層に向かって不純物濃度分布が連続的に
増加するように形成された高濃度埋め込み領域と、この
高濃度埋め込み領域との間に不純物濃度が低い層領域を
介在させて前記半導体基板と鯰異なる同電型で前記低濃
度領域の表面層に＊＊された領域とを具備したごとを特
徴とする半導体可変容量素子。 （２）半導体基板の表面にこの半導体基板と同一導電型
で低い°不純物濃度を有する低濃度領域を形成する工程
と、前記低濃度領域に二蓋電萄を有する高エネルギ化さ
れた不純物原子を打ち込みこの低濃度領域と同一導電型
で表面層に向かって不純物原子濃度分布が連続的に増加
するように高濃度埋め込み領域をｊ！ｌ威する工程と、
前記工程で得られている低濃度領域表面層に基板とは興
なる導電型の領域を形成する工程とを含んで構成したこ
とを特徴とする半導体可変容量素子の製造方法。 （９）前記半導体基板は、（１１１）面゛から（１１２
）方向に５ないし８°だけ傾けて切り出されたシリコン
表面を用いたことを特徴とする特許請兼の範囲第２項に
記職の半導体可変容量素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14862581A JPS5850781A (ja) | 1981-09-20 | 1981-09-20 | 半導体可変容量素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14862581A JPS5850781A (ja) | 1981-09-20 | 1981-09-20 | 半導体可変容量素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5850781A true JPS5850781A (ja) | 1983-03-25 |
Family
ID=15456965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14862581A Pending JPS5850781A (ja) | 1981-09-20 | 1981-09-20 | 半導体可変容量素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850781A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926487A (en) * | 1988-03-16 | 1990-05-15 | Sanyo Electric Co., Ltd. | Speaker system |
| US4987459A (en) * | 1989-01-19 | 1991-01-22 | Toko, Inc. | Variable capacitance diode element having wide capacitance variation range |
| US5036946A (en) * | 1989-03-29 | 1991-08-06 | Sanyo Electric Co., Ltd. | Speaker system |
| US9363586B2 (en) | 2001-02-09 | 2016-06-07 | Thx Ltd. | Narrow profile speaker configurations and systems |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5031795A (ja) * | 1973-07-20 | 1975-03-28 |
-
1981
- 1981-09-20 JP JP14862581A patent/JPS5850781A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5031795A (ja) * | 1973-07-20 | 1975-03-28 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926487A (en) * | 1988-03-16 | 1990-05-15 | Sanyo Electric Co., Ltd. | Speaker system |
| US4987459A (en) * | 1989-01-19 | 1991-01-22 | Toko, Inc. | Variable capacitance diode element having wide capacitance variation range |
| US5036946A (en) * | 1989-03-29 | 1991-08-06 | Sanyo Electric Co., Ltd. | Speaker system |
| US9363586B2 (en) | 2001-02-09 | 2016-06-07 | Thx Ltd. | Narrow profile speaker configurations and systems |
| US9866933B2 (en) | 2001-02-09 | 2018-01-09 | Slot Speaker Technologies, Inc. | Narrow profile speaker configurations and systems |
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