JPS584458A - システム試験方式 - Google Patents
システム試験方式Info
- Publication number
- JPS584458A JPS584458A JP56102925A JP10292581A JPS584458A JP S584458 A JPS584458 A JP S584458A JP 56102925 A JP56102925 A JP 56102925A JP 10292581 A JP10292581 A JP 10292581A JP S584458 A JPS584458 A JP S584458A
- Authority
- JP
- Japan
- Prior art keywords
- test
- control section
- control unit
- control
- under test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロコンピュータを使用し、マイクロプロ
グラム制御システムを構成する際のシステム試験方式に
関するものである。
グラム制御システムを構成する際のシステム試験方式に
関するものである。
一般にマイクロピュータを使用したマイクロプログラム
制御システムは、ハードウェア部とソフトウェア部の２
つに分ける事ができる。このような制御システムを試験
する場合、ソフトウェア部分は、プログラムの走行試験
勢によりプログラムデパック完了時点でバグ（プルグラ
ムミス等）をなくすることができ、またデータ照合によ
り正常性をチェックするととにより行なわれる。一方ハ
ードウェア部分は、製造上の障害、部分障害やシステム
を構成することｋよるインターフェイスの書ス勢による
障害等の発生が考えられ、詳細な試験を必要とされる。
制御システムは、ハードウェア部とソフトウェア部の２
つに分ける事ができる。このような制御システムを試験
する場合、ソフトウェア部分は、プログラムの走行試験
勢によりプログラムデパック完了時点でバグ（プルグラ
ムミス等）をなくすることができ、またデータ照合によ
り正常性をチェックするととにより行なわれる。一方ハ
ードウェア部分は、製造上の障害、部分障害やシステム
を構成することｋよるインターフェイスの書ス勢による
障害等の発生が考えられ、詳細な試験を必要とされる。
４ＩＫシステムを構成して、全体の動作インターフェイ
ス等も含めたハードウェア上の試験方法としては、実際
の制御動作を行なわせる本物の！イクシプログッＡＫよ
りシステムの稼動時の動作と同じジ−タンスで動作を行
い確認する方法と、試験専用のグＵグッム（テストプロ
グツム）を入れて試験をする方法とがある。その本物の
グーグツ五によりシステムを動作させる方法の鳩舎には
、システム動作は正規のものと同じ手順で動かす必要が
あり、またその動作が複雑で障害発生時の障害箇所の＠
出しも難しいといりた問題がある。一方試験専用のプロ
グラムによる試験方法は、システムを機能単位での動作
させることが可能となり、障害発生時のその割出しも早
くてｔ、試験をより確実なものとすることがでする。
ス等も含めたハードウェア上の試験方法としては、実際
の制御動作を行なわせる本物の！イクシプログッＡＫよ
りシステムの稼動時の動作と同じジ−タンスで動作を行
い確認する方法と、試験専用のグＵグッム（テストプロ
グツム）を入れて試験をする方法とがある。その本物の
グーグツ五によりシステムを動作させる方法の鳩舎には
、システム動作は正規のものと同じ手順で動かす必要が
あり、またその動作が複雑で障害発生時の障害箇所の＠
出しも難しいといりた問題がある。一方試験専用のプロ
グラムによる試験方法は、システムを機能単位での動作
させることが可能となり、障害発生時のその割出しも早
くてｔ、試験をより確実なものとすることがでする。
しかし、一般にマイクルプログラム制御システムで小規
模のものは、読出し専用メモリＲＯＭＫプログラムが格
納されるため、試験専用のプログ２五によりシステム試
験を行なうにはＲＯＭを読出し書込み可能なメモＩＪＲ
ＡＭに置替え、プログラムのローディング回路（ＩＰＬ
機能など）等を必要とし、ハードウェア上の改造をとも
な５ことになる。
模のものは、読出し専用メモリＲＯＭＫプログラムが格
納されるため、試験専用のプログ２五によりシステム試
験を行なうにはＲＯＭを読出し書込み可能なメモＩＪＲ
ＡＭに置替え、プログラムのローディング回路（ＩＰＬ
機能など）等を必要とし、ハードウェア上の改造をとも
な５ことになる。
本発明は、かかる欠点を解決するものであり、一
システム構成に＆造をｌえることなく、外部より試験用
システムを接続することにより各試験用プいる。
システムを接続することにより各試験用プいる。
上紀月的を達成するために、本発明はマイクロコンビ、
−タを使用したマイク四プ四グッム制御システムの試験
において、前記マイクＩ２コンビ為−タと同機能を有す
る制御部及びメ％９等がら成る試験システムを前記試験
対象となる被試験システムに外部パスによ’）Ｉｉ＊Ｌ
、前記試験システム内の制御部の命令が奥行される際に
前記外部パスを有効として、前記被試験システムを動作
させ、前記被試験システムの制御部を使用することなく
システムの試験を可能とすることを特徴とする。
−タを使用したマイク四プ四グッム制御システムの試験
において、前記マイクＩ２コンビ為−タと同機能を有す
る制御部及びメ％９等がら成る試験システムを前記試験
対象となる被試験システムに外部パスによ’）Ｉｉ＊Ｌ
、前記試験システム内の制御部の命令が奥行される際に
前記外部パスを有効として、前記被試験システムを動作
させ、前記被試験システムの制御部を使用することなく
システムの試験を可能とすることを特徴とする。
以下１発−を１ＩＩＩＩＡ例により詳細Ｋｌ！明する。
第１Ｈは本発明のシステム試験方式の構成図である。
図において、Ｕは被試験システム、Ｔは試験システム、
ＣＡＢは被試験システムＵと試験システムＴを接続する
パスケーブル、試験システムＴ内のＣＰＵＩは制御部（
ｉイク四コンビ島−タ）、ＢＣＴＬはパス制御部、ＲＡ
Ｍはメモリ（本例では読出し、書込み可能なメモす）、
ＩＯＣは入出力装置制御部（例えば；ンソール等が接続
される、Ｓは／（ス切替え信号、ＤＶｌ、ＤＶ、＋ｔバ
ｘＱｒクイバ翻路ＡＢυ８は内部共通バス、被試験シス
テムＵ内のＣＰＵ ２は被試験システムの制御部（マイ
クルコンビ為−タ）、ＲＯＭはメモリ（本例は読出し専
用メ（す）、ＯＮ Ｔｏ−ＣＮ Ｔｎは例えはデータ回
−等の制御装置である。尚Ｃは外部制御端子である。被
試験システムＵとは独立の試験システムＴを備え、各制
御部ＣＰ’Ｕ、とＣＰＵ、は同種のマイクロコンビ為−
夕で構成し、即ち置換可能使用されている）を切り、そ
の動作を不動作とし、例えば、ｃｒｕｘの端子よりＩＣ
／ｌツブ等により各信号−を外部に取り出し、試験シス
テムＴの外部制御端子ＣとケーブルＣＡＢ等で蒙貌する
。
ＣＡＢは被試験システムＵと試験システムＴを接続する
パスケーブル、試験システムＴ内のＣＰＵＩは制御部（
ｉイク四コンビ島−タ）、ＢＣＴＬはパス制御部、ＲＡ
Ｍはメモリ（本例では読出し、書込み可能なメモす）、
ＩＯＣは入出力装置制御部（例えば；ンソール等が接続
される、Ｓは／（ス切替え信号、ＤＶｌ、ＤＶ、＋ｔバ
ｘＱｒクイバ翻路ＡＢυ８は内部共通バス、被試験シス
テムＵ内のＣＰＵ ２は被試験システムの制御部（マイ
クルコンビ為−タ）、ＲＯＭはメモリ（本例は読出し専
用メ（す）、ＯＮ Ｔｏ−ＣＮ Ｔｎは例えはデータ回
−等の制御装置である。尚Ｃは外部制御端子である。被
試験システムＵとは独立の試験システムＴを備え、各制
御部ＣＰ’Ｕ、とＣＰＵ、は同種のマイクロコンビ為−
夕で構成し、即ち置換可能使用されている）を切り、そ
の動作を不動作とし、例えば、ｃｒｕｘの端子よりＩＣ
／ｌツブ等により各信号−を外部に取り出し、試験シス
テムＴの外部制御端子ＣとケーブルＣＡＢ等で蒙貌する
。
試験システムＴ内部は制御部ＣＰＵ１の制御信号、デー
タ信号等を外部制御端子ＣＫ対し、アクセス命令とする
ためのパスドライバ回路ＤＶｓと内部共通バスＡＢＵ８
Ｋ対してアクセスする為のパスドライブ回路Ｄｖ８を
備え、パス制御＠ＢＣＴＬかものバス切替ツえ信号によ
りＤＶＬ、ＤＶ雪を駆動する。。
タ信号等を外部制御端子ＣＫ対し、アクセス命令とする
ためのパスドライバ回路ＤＶｓと内部共通バスＡＢＵ８
Ｋ対してアクセスする為のパスドライブ回路Ｄｖ８を
備え、パス制御＠ＢＣＴＬかものバス切替ツえ信号によ
りＤＶＬ、ＤＶ雪を駆動する。。
その他プ四グラムのローディング及び奥行に必要なＩＯ
Ｃ％ＲＡＭ等が接続されている。かかる構成のもと本発
明の試験方式を第２図の命令奥行ナイクルのタイムチャ
ートとともＫｍｌＡする。
Ｃ％ＲＡＭ等が接続されている。かかる構成のもと本発
明の試験方式を第２図の命令奥行ナイクルのタイムチャ
ートとともＫｍｌＡする。
試験用１日グ２ムは試験システムのＩＯＣより試験シス
テムＴＰｉのメモすＲＡＭＫ 薗−ディングされる。即
ち試験システムＴはメモリＲＡＭの試験用プログラムに
より動作し、被試験システムＵ側のメモリＲＯＭは使用
されない。そして試験用プログラムが奥行中に被試験シ
ステムＵの制御装置ＣＴＬｏ−ＣＴＬｎを駆動・監視等
行なう必要があるときに、パス制御＠ＢＣＴＬヘパス切
替要求を出す。第２ｇ１１４Ｆ）ＢＲＦｉＱはこのパス
匍讐要求償区 号で８が要求信号の出ているＩ閏である。そこで制御部
ＣＰＵＩの命令が命令フェッチ部工とオペランド奥行部
０の（り返しナイクルで奥行され０）の命令７工ツチ部
が、被試験システムへのアクセス命令であると、（ロ）
のオペランド奥行郁Ｏはパスが切替わり、被試験システ
ムの制御部を行うことになる。
テムＴＰｉのメモすＲＡＭＫ 薗−ディングされる。即
ち試験システムＴはメモリＲＡＭの試験用プログラムに
より動作し、被試験システムＵ側のメモリＲＯＭは使用
されない。そして試験用プログラムが奥行中に被試験シ
ステムＵの制御装置ＣＴＬｏ−ＣＴＬｎを駆動・監視等
行なう必要があるときに、パス制御＠ＢＣＴＬヘパス切
替要求を出す。第２ｇ１１４Ｆ）ＢＲＦｉＱはこのパス
匍讐要求償区 号で８が要求信号の出ているＩ閏である。そこで制御部
ＣＰＵＩの命令が命令フェッチ部工とオペランド奥行部
０の（り返しナイクルで奥行され０）の命令７工ツチ部
が、被試験システムへのアクセス命令であると、（ロ）
のオペランド奥行郁Ｏはパスが切替わり、被試験システ
ムの制御部を行うことになる。
即ち、パス制御回路ＢＣＴＬは、切替え要求が行される
と、その命令のオペランドアドレスのアクセス時間のみ
パスを外部制御端子側に切り替え、被試験システムへア
クセスを行い、アクセスが終ると再びパスを内部共通パ
スＡＢＵ８１ｍ１Ｋｊ［Ｌ次の命令←）の実行を行う、
斯して、プログツム自身は試験システム儒Ｔで実行し、
被試験システムアク竜ス時のみパスを切替え被試験シス
テムの動作を行わしめ、被試験システムの試験を行う。
と、その命令のオペランドアドレスのアクセス時間のみ
パスを外部制御端子側に切り替え、被試験システムへア
クセスを行い、アクセスが終ると再びパスを内部共通パ
スＡＢＵ８１ｍ１Ｋｊ［Ｌ次の命令←）の実行を行う、
斯して、プログツム自身は試験システム儒Ｔで実行し、
被試験システムアク竜ス時のみパスを切替え被試験シス
テムの動作を行わしめ、被試験システムの試験を行う。
以上説明したよ５に、本発明によれは、被試験システム
に外部の試験システムを接続し、被試験システム制御部
（ＣＰＵ）のかわりｋ、試験システムの制御部（ＣＰＵ
）を使用して、システム試験を可能とするＱで、 ０） 被試験システムがＲＯＭメモリのみで構成し、新
たなプルグラム入力ができない場合にも試験用プログ２
ム（テストプルグラム）Ｋよる試験が可能である。
に外部の試験システムを接続し、被試験システム制御部
（ＣＰＵ）のかわりｋ、試験システムの制御部（ＣＰＵ
）を使用して、システム試験を可能とするＱで、 ０） 被試験システムがＲＯＭメモリのみで構成し、新
たなプルグラム入力ができない場合にも試験用プログ２
ム（テストプルグラム）Ｋよる試験が可能である。
（２）システムの稼動時の複雑な動作手順に対しても機
能毎に試験を可能とし、障害探索時間が短縮できる。
能毎に試験を可能とし、障害探索時間が短縮できる。
（３）被試験システムに接続される周辺装置、外部装置
等に対するインターフェス等んお制御手順をハード的な
手順のみに擬似可能とするため、被試験システムの外部
に接続し、その擬似動作をする試験機等が複雑なソフト
手順を含まない簡単な構成となる。
等に対するインターフェス等んお制御手順をハード的な
手順のみに擬似可能とするため、被試験システムの外部
に接続し、その擬似動作をする試験機等が複雑なソフト
手順を含まない簡単な構成となる。
等優れた効果を有する。
第１図は本発明のシステム試験方式の一実施例としての
構成図、第２図は命令実行サイクルのタイムチャートで
ある。 Ｔ：試験システム、Ｕ：被試験システム、ＣＰＵ１、Ｃ
ＰＵ２：制御部、ＢＣＴＬ：パス制御部、ＲＡＭ、ＲＯ
Ｍ：メモリ、ＤＶ１、ＤＶ２パスドライブ回路、ＣＮＴ
ｏ〜ＣＮＴｎ：制御装置。 ｓ／−１図 藩２目
構成図、第２図は命令実行サイクルのタイムチャートで
ある。 Ｔ：試験システム、Ｕ：被試験システム、ＣＰＵ１、Ｃ
ＰＵ２：制御部、ＢＣＴＬ：パス制御部、ＲＡＭ、ＲＯ
Ｍ：メモリ、ＤＶ１、ＤＶ２パスドライブ回路、ＣＮＴ
ｏ〜ＣＮＴｎ：制御装置。 ｓ／−１図 藩２目
Claims (1)
- マイクロコンピュータを使用したマイクロプログラム制
御システムの試験において、前記マイクロコンピューと
同機能を有する制御部及びメモリ等から成る試験システ
ムを前記試験対象となる被試験システムに外部パスによ
り１１＊Ｌ、前記試験システム内の制御部の命令が実行
される１ｌｌｋ前記外部パスを有効として、前記被試験
システムを動作させ、前記被試験システムの制御部を使
用することなく、システムの試験を可能とすることを特
徴とするシステム試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102925A JPS584458A (ja) | 1981-06-30 | 1981-06-30 | システム試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102925A JPS584458A (ja) | 1981-06-30 | 1981-06-30 | システム試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS584458A true JPS584458A (ja) | 1983-01-11 |
| JPS6232512B2 JPS6232512B2 (ja) | 1987-07-15 |
Family
ID=14340423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102925A Granted JPS584458A (ja) | 1981-06-30 | 1981-06-30 | システム試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584458A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208750A (ja) * | 1983-05-12 | 1984-11-27 | Sanyo Electric Co Ltd | 半導体装置の配線構造 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021148458A (ja) | 2020-03-16 | 2021-09-27 | 株式会社東芝 | 形状測定方法及び形状測定装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247343A (en) * | 1975-10-14 | 1977-04-15 | Mitsubishi Electric Corp | Test equipment for program control apparatus |
| JPS5419630U (ja) * | 1977-07-11 | 1979-02-08 | ||
| JPS54152633U (ja) * | 1978-04-17 | 1979-10-24 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5213192A (en) * | 1975-07-22 | 1977-02-01 | Furukawa Mining Co Ltd | Rod-supporting device of boring machine |
-
1981
- 1981-06-30 JP JP56102925A patent/JPS584458A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247343A (en) * | 1975-10-14 | 1977-04-15 | Mitsubishi Electric Corp | Test equipment for program control apparatus |
| JPS5419630U (ja) * | 1977-07-11 | 1979-02-08 | ||
| JPS54152633U (ja) * | 1978-04-17 | 1979-10-24 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208750A (ja) * | 1983-05-12 | 1984-11-27 | Sanyo Electric Co Ltd | 半導体装置の配線構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6232512B2 (ja) | 1987-07-15 |
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