JPS5839343A - Initial starting device for plural systems - Google Patents
Initial starting device for plural systemsInfo
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- JPS5839343A JPS5839343A JP56136597A JP13659781A JPS5839343A JP S5839343 A JPS5839343 A JP S5839343A JP 56136597 A JP56136597 A JP 56136597A JP 13659781 A JP13659781 A JP 13659781A JP S5839343 A JPS5839343 A JP S5839343A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
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Abstract
Description
【発明の詳細な説明】
本発明は複数システムのひとつが選択されて動作する場
合、１個の中央演算処理装置（以下マイクロプロセッサ
と称す）を共通に使用可能とする初動装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an initialization device that allows one central processing unit (hereinafter referred to as a microprocessor) to be used in common when one of a plurality of systems is selected and operated.
一般にマイクロブ・ロセッサによって目的の動作を行な
う場合、目的が異なればスタート番地の内容を命令とし
て実行する命令サイクルも異なり、目的ごとに別々のマ
イクロプロセッサが用いられるのが通常であった。また
、共通なマイクロプロセッサによって異なる目的の動作
を行う場合には、先ずマイクロプロセッサは目的の動作
の命令サイクルの開始に先立っていずれの目的の動作か
問う内容を命令として実行する。その結果、マイクロプ
ロセッサの目的の動作が軌道にのるまでには時間がかか
った。Generally, when a microprocessor is used to perform a desired operation, the instruction cycle for executing the contents of the start address as an instruction differs depending on the purpose, and a separate microprocessor is usually used for each purpose. Furthermore, when a common microprocessor performs operations for different purposes, the microprocessor first executes a command that inquires about which operation it is for, before starting an instruction cycle for the desired operation. As a result, it took some time for the microprocessor to get its desired operation off the ground.
本発明はかかる点に鑑みてなされたもので、その目的は
異なる目的の動作を各目的ごとの命令プログラムを選択
することによって１個の共通なマイクロプロセッサによ
り実行可能とするとともに、マイクロプロセッサに与え
られるリセット信号に続いて、各目的ごとに別々に設け
られたメモリのそれぞれのゼロ番地の内容を命令として
実行する命令サイクルから直ちに開始されるようにした
複数システムの初動装置を提供することにある。The present invention has been made in view of the above, and its purpose is to enable operations for different purposes to be executed by one common microprocessor by selecting instruction programs for each purpose, and to provide information to the microprocessor. An object of the present invention is to provide an initialization device for a plurality of systems, which immediately starts with an instruction cycle that executes as an instruction the contents of each zero address of a memory provided separately for each purpose, following a reset signal provided for each purpose. .
このような本発明を以下実施例装置図面に従って説明す
る。第１図において、■はマイクロプロセッサ、２は命
令プログラム並びにデータの読み書きが行なわれるＲ、
ＡＭ（ランダムアクセスメモリ）、３は例えば陰極線管
ディスプレイ装置などの出力装置、４は命令プログラム
並びにデータを入力する入力装置、５および６は例えば
ＲＯＭ（リードオンリメモリ）等によって構成される第
１および第２固定メモリである。まだ、第１図に示すＤ
Ｂはデータバス、ＡＢはアドレスバスである。マイクロ
プロセッサ１は電源投入によって図示しない回路で作成
されるイニシャルリセント信号ｌＮＲ８が端子下に与え
られることによってプログラムカウンタの内容をゼロと
し、続いて第１または第２固定メモリ５，６にあらかじ
め書き込まれているゼロ番地の内容を命令として実行す
る命令サイクルを開始する。このとき、命令レジスタ等
の各部の初期値の設定はゼロ番地の内容を命令として実
行することによシ行なわれる。したがって、ゼロ番地以
降の内容にしかるべき命令が入れられているときには、
そのル−チンに入って目的の動作が軌道にのる。このよ
うに、これらはマイクロプロセッサシステムを構成し、
周知の動作を行なうのでここではその詳細は省略する。The present invention will be described below with reference to the drawings of an embodiment of the present invention. In FIG. 1, ■ is a microprocessor, 2 is R where instruction programs and data reading and writing are performed;
AM (Random Access Memory); 3 is an output device such as a cathode ray tube display device; 4 is an input device for inputting instruction programs and data; This is a second fixed memory. Still, D shown in Figure 1
B is a data bus, and AB is an address bus. When the microprocessor 1 is powered on, an initial recent signal lNR8 generated by a circuit (not shown) is applied to the terminal below, thereby setting the contents of the program counter to zero, and then writing the contents in advance to the first or second fixed memory 5, 6. Starts an instruction cycle that executes the contents of the zero address as an instruction. At this time, the initial values of each part such as the instruction register are set by executing the contents of the zero address as an instruction. Therefore, when the contents after address zero contain appropriate instructions,
Once you get into that routine, your desired movements will be on track. Thus, they constitute a microprocessor system,
Since the operation is well known, its details will be omitted here.
ところで、第１および第２固定メモリ５，６はマイクロ
プロセッサ１が異なる目的の動作を軌道にのせるために
、あらかじめその目的とするマイクロプロセッサシステ
ムごとに応じた命令が書き込まれている。したがって、
第１図に示す本発明実ｊｔ７例装置ではこの第１または
第２固定メモリ５，６は後述のようにシステムの選択に
応じていずれか一方をアクセスされる。第１固定メモリ
（ＲＯＭＩ）５と第２固定メモリ（ＲＯＭ２）６のａｇ
は、このメモリのアクセスを可能とするようメモリを活
性化する信号が与えられるチップエネーブル端子である
。Incidentally, in order to enable the microprocessor 1 to perform operations for different purposes, the first and second fixed memories 5 and 6 are pre-written with instructions corresponding to each target microprocessor system. therefore,
In the device according to the present invention shown in FIG. 1, either the first or second fixed memory 5, 6 is accessed depending on the system selection, as will be described later. ag of the first fixed memory (ROMI) 5 and the second fixed memory (ROM2) 6
is a chip enable terminal to which a signal is applied to activate the memory to enable access to this memory.
一方、この実施例装置では本発明要部を構成するゲート
回路７、単安定マルチノくイブレータ（以下単にモノマ
ルチと称す）８、エツジ検出回路９、インバータ１０並
びに選択スイッチ１１と抵抗１２からなる選択回路１０
０が設けられる。On the other hand, in this embodiment, the device includes a gate circuit 7, a monostable multi-novel breaker (hereinafter simply referred to as mono-multi) 8, an edge detection circuit 9, an inverter 10, a selection switch 11, and a resistor 12, which constitute the main parts of the present invention. circuit 10
0 is set.
選択スイッチ１１の一端は接地され、他端は抵抗１２を
介して＋Ｖの電圧が印加される。この他端は第２固定メ
モリ６のＯＥ端子とインバータ１００人力とエツジ検出
回路９０入力とに接続される。One end of the selection switch 11 is grounded, and a voltage of +V is applied to the other end via a resistor 12. The other end is connected to the OE terminal of the second fixed memory 6, the input of the inverter 100, and the input of the edge detection circuit 90.
また、インバータ１０の出力は第１固定メモリ５のＣＦ
端子に接続される。したがって、選択スイッチ１１が図
のように開状態のときは、接続線１０１△
にはハイレベル（以下単に”ビと称す）の信号が現われ
、閉状態のときにはロウレベル（以下単に′０”と称す
）の信号が現われる。この選択スイッチ１１の開閉はシ
ステムの選択動作と対応して行なわれる。例えば、ここ
では接続線１旧が”０”のときには第１固定メモリ５を
活性化し、”１”のときには第２固定メモリ６を活性化
する。このように、選択回路１００はシステムの選択に
応じて１１″と“０１の２値信号を発生する。エツジ検
出回路９は例えば周知の微分回路のようなもので構成し
、上述の２値信号が１１“からＩ□Ｉへあるいは、“０
″から１”へ切換わるごとにパルス信号を発生する。Further, the output of the inverter 10 is the CF of the first fixed memory 5.
Connected to the terminal. Therefore, when the selection switch 11 is in the open state as shown in the figure, a high level signal (hereinafter simply referred to as "B") appears on the connection line 101Δ, and when it is in the closed state, a low level signal (hereinafter simply referred to as '0') appears on the connection line 101△. ) signal appears. The selection switch 11 is opened and closed in response to the selection operation of the system. For example, here, when the connection line 1 old is "0", the first fixed memory 5 is activated, and when it is "1", the second fixed memory 6 is activated. In this manner, the selection circuit 100 generates binary signals of 11" and "01" depending on the system selection. The edge detection circuit 9 is constituted by, for example, a well-known differentiation circuit, and the above-mentioned binary signal is changed from 11" to I□I or "0".
A pulse signal is generated every time the signal changes from "1" to "1".
このパルス信号はモノマルチ８のＯＫ端子に入力される
。モノマルチ８はあらかじめ設定される時定数がすでに
述べたリセット信号工ＮＲ８のノくルス幅と同等となる
ように定められる。したがって、モノマルチ８はパルス
信号がＯＫ端子に入力されるごとに、リセット信号百１
下を作成して端子互から出力する。このモノマルチ８の
出力はゲート回路７の一方の入力端子に与えられる。ゲ
ート回路７の他方の入力端子には、すでに述べた電源投
入と同時に図示しない回路で作成されたリセット信号ｌ
ＮＲ５が与えられる。また、ゲート回路７の出力はマイ
クロプロセッサ１の工ＮＲと接続される。This pulse signal is input to the OK terminal of the monomulti 8. The time constant of the monomulti 8 is set in advance to be equal to the pulse width of the reset signal NR8 described above. Therefore, each time a pulse signal is input to the OK terminal, the monomulti 8 outputs a reset signal of 101.
Create the following and output from the terminals. The output of this monomulti 8 is given to one input terminal of the gate circuit 7. The other input terminal of the gate circuit 7 receives a reset signal l generated by a circuit not shown at the same time as the power is turned on.
NR5 is given. Further, the output of the gate circuit 7 is connected to the NR of the microprocessor 1.
マイクロプロセッサｌはゲート回路７の一方と他方の入
力端子のいずれかより入力されるリセット信号工ＮＲ８
によってリセットがかけられる。The microprocessor l receives a reset signal input from either one or the other input terminal of the gate circuit 7.
It can be reset by.
以上のような構成の本発明実施例装置は、システムの選
択に応じて２値信号の１″または１０１のいずれか一方
の値を選択回路１００から出力し、第１または第２固定
メモリ５，６のいずれかをア・クセス可能とするように
活性化する。同時に、この２値信号の値の切換わりをエ
ツジ検出回路９によシ検出し、モノマルチ８によってリ
セット信号ｌＮＲ８を作成する。このリセット信号はマ
イクロプロセッサ１に与えられ、これをリセットするこ
とによって第１または第２固定メモリ５，６いずれかの
ゼロ番地・をスタート番地として命令サイクルが開始さ
れる。したがって、マイクロプロセッサ１の動作は選択
スイ／チ１１で決定される２値信号の値に応じて切換え
られることとなる。The device according to the embodiment of the present invention configured as described above outputs either the value of 1'' or 101 of the binary signal from the selection circuit 100 according to the selection of the system, and outputs either the value of 1'' or 101 of the binary signal from the selection circuit 100, and stores the first or second fixed memory 5, At the same time, the switching of the value of this binary signal is detected by the edge detection circuit 9, and the monomulti 8 generates a reset signal 1NR8. This reset signal is given to the microprocessor 1, and by resetting it, an instruction cycle is started with the zero address of either the first or second fixed memory 5 or 6 as the starting address. The operation is changed according to the value of the binary signal determined by the selection switch 11.
以上のように本発明によれば、システムの選択スイッチ
が作動された後、マイクロプロセッサｌは１１ちに目的
の動作に入ることができ、そのアクセスタイムを短くす
ることができる。以上、本発明を実施例装置に従って説
明してきたが、本発明はこれに限ることなく例えばモノ
マルチ８とゲート回路７とで構成される信号作成手段は
他の回路に置き換えてもよいし、また電源投入時に作成
されるイニシャルリセット信号とモノマルチ８で作成さ
れるリセット信号とは同じ回路によって作成し、この作
成を指令するモードを電源投入とエツジ検出回路出力と
に分けて制御してもよい。As described above, according to the present invention, the microprocessor 1 can immediately start the desired operation after the system selection switch is activated, thereby shortening the access time. Although the present invention has been described above with reference to the embodiments, the present invention is not limited to this, and the signal generating means composed of the monomulti 8 and the gate circuit 7 may be replaced with other circuits, or The initial reset signal created when the power is turned on and the reset signal created by the monomulti 8 may be created by the same circuit, and the mode for commanding this creation may be controlled separately for power-on and edge detection circuit output. .
第１図は本発明の一実施例装置の要部構成図であるＯ
１・・・中央演算処理装置、５・・・第１固定メモリ、
６・・・第２固定メモリ、１１・・・選択スイッチ、１
００・・・選択手段、９・・・エツジ検出手段、８・・
・信号作成手段。
第１ｖ！１FIG. 1 is a diagram illustrating the main parts of an apparatus according to an embodiment of the present invention.
6... Second fixed memory, 11... Selection switch, 1
00... Selection means, 9... Edge detection means, 8...
・Signal creation means. 1st v! 1
Claims (1)
番地の内容を命令として実行する命令サイクルが開始さ
れ、この命令サイクルの異なる少々くとも一対の処理シ
ステムのいずれか一方が共通な中央演算処理装置によっ
て選択的に動作される複数システムの処理装置において
、 前記一方の処理システムの命令プログラムが書き込まれ
た第１固定メモリと、 前記他方の処理システムの命令プログラムが書き込まれ
た第２固定メモリと、 前記一対の処理システムのいずれか一方に選択され、前
記一方の処理システムが選択されたときには２値の一方
の値によって前記第１固定メモリを活性化し、前記他方
の処理システムが選択されたときには前記２値の他方の
値によって前記第２固定メモリを活性化する２値信号を
発生する１択手段と、 前記２値信号の一方の値から他方へあるいは他方から一
方の値へ前記選択手段が選択切換されるごとにパルス信
号を発生するエツジ検出手段と、 前記エツジ検出手段から前記パルス信号が与えられるご
とに、所定の幅をもつ前記リセット信号を前記共通な中
央演算処理装置に対して送出する信号作成手段とを備え
た複数システムの初動装置。(1) When a reset signal is given, an instruction cycle is started in which the contents of address zero are executed as an instruction, and one of at least a pair of processing systems with slightly different instruction cycles is selected by a common central processing unit. In a multi-system processing device that is operated simultaneously, a first fixed memory in which an instruction program for the one processing system is written, a second fixed memory in which an instruction program for the other processing system is written, and the pair of , and when the one processing system is selected, the first fixed memory is activated by one of the binary values, and when the other processing system is selected, the first fixed memory is activated by the binary value. one-selection means for generating a binary signal that activates the second fixed memory according to the other value of the binary signal; and the selection means is selectively switched from one value of the binary signal to the other value or from the other value to the one value. edge detection means for generating a pulse signal every time the edge detection means receives the pulse signal; and signal generation for sending the reset signal having a predetermined width to the common central processing unit each time the pulse signal is applied from the edge detection means. A multi-system initialization device comprising means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136597A JPS5839343A (en) | 1981-08-31 | 1981-08-31 | Initial starting device for plural systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136597A JPS5839343A (en) | 1981-08-31 | 1981-08-31 | Initial starting device for plural systems |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5839343A true JPS5839343A (en) | 1983-03-08 |
Family
ID=15179013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56136597A Pending JPS5839343A (en) | 1981-08-31 | 1981-08-31 | Initial starting device for plural systems |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839343A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62102332A (en) * | 1985-10-29 | 1987-05-12 | Nec Home Electronics Ltd | Data processor equipped with microprocessor |
| JPH01209532A (en) * | 1988-02-17 | 1989-08-23 | Canon Inc | Information processor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146545A (en) * | 1979-05-04 | 1980-11-14 | Hitachi Ltd | Memory multiplexing system of microcomputer |
| JPS56162147A (en) * | 1980-04-22 | 1981-12-12 | Toshiba Corp | Microcomputer |
-
1981
- 1981-08-31 JP JP56136597A patent/JPS5839343A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146545A (en) * | 1979-05-04 | 1980-11-14 | Hitachi Ltd | Memory multiplexing system of microcomputer |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS62102332A (en) * | 1985-10-29 | 1987-05-12 | Nec Home Electronics Ltd | Data processor equipped with microprocessor |
| JPH01209532A (en) * | 1988-02-17 | 1989-08-23 | Canon Inc | Information processor |
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