JPS5839344A - Initial starting device for plural systems - Google Patents
Initial starting device for plural systemsInfo
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- JPS5839344A JPS5839344A JP56136598A JP13659881A JPS5839344A JP S5839344 A JPS5839344 A JP S5839344A JP 56136598 A JP56136598 A JP 56136598A JP 13659881 A JP13659881 A JP 13659881A JP S5839344 A JPS5839344 A JP S5839344A
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- fixed memory
- instruction
- signal
- memory
- microprocessor
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
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- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は複数システムのひとつが選択されて動作する場
合、１個の中央演算処理装置（以下マイクロプロセッサ
と称す）を共通に使用可能とする初動装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an initialization device that allows one central processing unit (hereinafter referred to as a microprocessor) to be used in common when one of a plurality of systems is selected and operated.
一般にマイクロプロセッサによって目的の動作を行なう
場合、目的が異なればスタート番地の内容を命令として
実行する命令サイクルも異なり、目的ごとに別々のマイ
クロプロセッサが用いられるのが通常であった。また、
共通なマイクロプロセッサによ４つて異なる目的の動作
を行う場合には、先ずマイクロプロセッサは目的の動作
の命令サイクルの開始に先立っていずれの目的の動作か
問う内容を命令として実行する。その結果、マイクロプ
ロセッサの目的の動作が軌道にのるまでには時間がかか
った。Generally, when a microprocessor is used to perform a desired operation, the instruction cycle for executing the contents of the start address as an instruction differs depending on the purpose, and a separate microprocessor is usually used for each purpose. Also,
When a common microprocessor performs operations for four different purposes, the microprocessor first executes an instruction that inquires which operation is the purpose before starting an instruction cycle for the desired operation. As a result, it took some time for the microprocessor to get its desired operation off the ground.
本発明はかかる点に鑑みてなさ８れたもので、その目的
は異なる目的の動作を各目的ごとの命令プログラムを選
択することによって１個の共通なマイクロプロセッサに
より実行可能とするとともに、マイクロプロセッサに与
えられるリセット信号に続いて、各目的ごとに別々に設
けられたメモリのそれぞれのゼロ番地の内容を命令とし
て実行する命令サイクルから直ちに開始されるようにし
た複数システムの初動装置を提供することにある。The present invention has been made in view of the above points, and its object is to enable operations for different purposes to be executed by one common microprocessor by selecting instruction programs for each purpose, and to To provide an initialization device for a plurality of systems, which immediately starts with an instruction cycle for executing as an instruction the contents of each zero address of a memory separately provided for each purpose, following a reset signal given to the system. It is in.
また、本発明の他の目的は複数システムに共通な命令を
サブルーチン化し、各システムにおけるノットウェアの
融通性を高めた初動装置を提供することにある。Another object of the present invention is to provide an initialization device that converts commands common to multiple systems into subroutines, thereby increasing the flexibility of notware in each system.
このような本発明を以下実施例装置図面に従って説明す
る。第１図において、１はマイクロプロセッサ、２は命
令プログラム並びにデータの読み３きが行なわれるＲＡ
Ｍ（ランダムアクセスメモリ）、３は例えば陰極線管デ
ィスプレイ装置などの出力装置、４は命令プログラム並
びにデータを人力する入力装置、５および６は例えばＲ
ＯＭ（リードオンリメモリ）等によって構成される第１
および第２固定メモリ、１３はサブルーチン化した命令
が格納された第３固定メモリである。また、第１図に示
すＤＢはデータバス、ＡＢはアドレスバスである。マイ
クロプロセッサ１は電源投入によって図示しない回路で
作成されるイニシャルリセット信号ｌＮＲ８が端子ＩＮ
Ｒに与えられることによってプログラムカラ／りの内容
をゼロとし、続いて第１または第２固定メモリ５，６に
あらかじめ書き込まれているゼロ番地の内容を命令とし
て実行する命令サイクルを開始する。このとき、命令レ
ジスタ等の各部の初期値の設定はゼロ番地の内容を命令
として実行することにより行なわれる。The present invention will be described below with reference to the drawings of an embodiment of the present invention. In FIG. 1, 1 is a microprocessor, 2 is an RA where instruction programs and data are read.
M (random access memory), 3 is an output device such as a cathode ray tube display device, 4 is an input device for inputting instruction programs and data manually, 5 and 6 are R, for example.
The first memory consists of OM (read-only memory), etc.
and a second fixed memory, and 13 is a third fixed memory in which subroutine instructions are stored. Further, DB shown in FIG. 1 is a data bus, and AB is an address bus. When the power is turned on, the microprocessor 1 receives an initial reset signal lNR8 generated by a circuit (not shown) at the terminal IN.
By being given to R, the contents of the program color are set to zero, and then an instruction cycle is started in which the contents of the zero address previously written in the first or second fixed memory 5, 6 are executed as an instruction. At this time, the initial values of each part such as the instruction register are set by executing the contents of the zero address as an instruction.
したがって、ゼロ番地以降の内容にしかるべき命令が入
れられているときには、そのルーチンに入って目的の動
作が軌道にのる。このように、これらはマイクロプロセ
ッサシステムを構成し、周知の動作を行なうのでここで
はその詳細は省略する。Therefore, when an appropriate instruction is included in the content after address zero, the routine enters and the desired operation is on track. As described above, these constitute a microprocessor system and perform well-known operations, so the details thereof will be omitted here.
ところで、第１および第２固定メモリ５，６はマイクロ
プロセッサ１が異なる目的の動作を軌道にのせるために
、あらかじめその目的とするマイクロプロセッサシステ
ムごとに応じた命令が書き込まれている。また、第３固
定メモリ１３は両システムに共通なサブルーチン化され
た命令が、書き込まれている。したがって、第１図に示
す本発明実施例装置ではこの第１または第２固定メモリ
５，６は後述のようにシステムの選択に応じていずれか
一方をアクセスされる。第１固定メモリ（ＲＯＭ ｌ
）５と第２固定メモリ（ＲＯＭ２）６のＯＥは、このメ
モリのアクセスを可能とするようメモリを活性化する信
号が与えられるチップエネーブル端子である。また、第
３固定メモリ１３は常時アクセス可能なように活性化さ
れている。Incidentally, in order to enable the microprocessor 1 to perform operations for different purposes, the first and second fixed memories 5 and 6 are pre-written with instructions corresponding to each target microprocessor system. Further, the third fixed memory 13 is written with subroutine instructions common to both systems. Therefore, in the apparatus according to the embodiment of the present invention shown in FIG. 1, either the first or second fixed memory 5, 6 is accessed depending on the system selection, as will be described later. First fixed memory (ROM
) 5 and OE of the second fixed memory (ROM2) 6 are chip enable terminals to which a signal is applied to activate the memory to enable access to this memory. Further, the third fixed memory 13 is activated so that it can be accessed at all times.
一方、この実施例装置では本発明要部を構成するケート
回路７、単安定マルチバイブレータ（以Ｆ単にモノマル
チと称す）８、エツジ検出回路９、インバータ１０並び
に選択スイッチ１１と抵抗１２からなる選択回路１００
が設けられる。On the other hand, in this embodiment, the device includes a gate circuit 7, a monostable multivibrator (hereinafter simply referred to as monomulti) 8, an edge detection circuit 9, an inverter 10, a selection switch 11, and a resistor 12, which constitute the main parts of the present invention. circuit 100
will be provided.
選択スイッチ１１の一端は接地され、他端は抵抗１２を
介して＋Ｖの電圧が印加される。この他端は第２固定メ
モリ６のＣＥ端子とインバータ１０の入力とエツジ検出
回路９の入力とに接続される。One end of the selection switch 11 is grounded, and a voltage of +V is applied to the other end via a resistor 12. The other end is connected to the CE terminal of the second fixed memory 6, the input of the inverter 10, and the input of the edge detection circuit 9.
また、インバータ１０の出力は第１固定メモリ５の（、
に端子に接続される。したがって、選択スイッチ１１が
図のように開状態のときには、接続線１０１には・・イ
レベル（以下単に１１と称す）の信号が現われ、閉状態
のときにはロウレベル（以下単に１０１と称す）の信号
が現われる。この選択スインは
チ１１の開閉システムの選択動作と対応して行な△
われる。例えば、ここでは接続線１０１が１０１のとき
には第１固定メモリ５を活性化し、”１“のときには第
２固定メモリ６を活性化する。このように、選択回路１
００はシステムの選択に応じて１”とｏ１の２値信号を
発生する。エツジ検出回路９は例えば周知の微分回路の
ようなもので構成し、上述の２値信号が１１”から１０
”へあるいは、１０１から”１″へ切換わるごとにパル
ス信号を発生する。このパルス信号はモノマルチ８のＣ
Ｋ端子に入力される。Further, the output of the inverter 10 is the output of the first fixed memory 5 (,
is connected to the terminal. Therefore, when the selection switch 11 is in the open state as shown in the figure, a high level signal (hereinafter simply referred to as 11) appears on the connection line 101, and when it is in the closed state, a low level signal (hereinafter simply referred to as 101) appears on the connection line 101. appear. This selection switch is performed in response to the selection operation of the opening/closing system of the switch 11. For example, here, when the connection line 101 is 101, the first fixed memory 5 is activated, and when it is "1", the second fixed memory 6 is activated. In this way, selection circuit 1
00 generates a binary signal of 1" and o1 according to the system selection. The edge detection circuit 9 is constructed of, for example, a well-known differentiation circuit, and the above-mentioned binary signal is generated from 11" to 10.
A pulse signal is generated every time it switches to "1" or from 101 to "1".This pulse signal is generated by the C
It is input to the K terminal.
モノマ゛ルチ８はあらかじめ設定される時定数がすでに
述べたリセット信号ｌＮＲ８のパルス幅と同等となるよ
うに定められる。したがって、モノフルｔ８はパルス信
号がＯＫ端子に入力されるごとに、リセント信号工ＮＲ
ＥＩを作成して端子互から出力する。このモノマルチ８
の出力はゲート回路７の一方の入力端子に与えられる。The monomultiple 8 is determined so that the preset time constant is equal to the pulse width of the reset signal 1NR8 already mentioned. Therefore, every time a pulse signal is input to the OK terminal of the monofull t8, the recent signal
Create EI and output from each terminal. This mono multi 8
The output of is given to one input terminal of the gate circuit 7.
ゲート回路７の他方の入力端子には、すでに述べた電源
投入と同時に図示しない回路で作成されたイニシャルリ
セット信号ｌＮＲ８が与えられる。また、ゲート回路７
の出力はマイクロプロセッサ１の工ＮＲ端子と接続され
る。マイクロプロセッサ１はゲート回路７の一方と他方
の入力端子のいずれかよシ入力されるリセント信号工Ｎ
Ｒ８によってリセットがかけられる。The other input terminal of the gate circuit 7 is supplied with an initial reset signal lNR8 generated by a circuit not shown in the drawings at the same time as the aforementioned power is turned on. In addition, the gate circuit 7
The output of is connected to the NR terminal of the microprocessor 1. The microprocessor 1 receives a recent signal N input from either one or the other input terminal of the gate circuit 7.
A reset is applied by R8.
以上のような構成の本発明実施例装置は、システムの選
択に応じて２値信号の“１”または”０”のいずれか一
方の値を選択回路１．００から出力し、第１または第２
固定メモリ５，６のいずれかをアクセス可能とするよう
に活性化する。同時に、この２値信号の値の切換わりを
エツジ検出回路９により検出し、モノマルチ８によって
リセット信号工ＮＲ８を作成する。このリセット信号は
マイクロプロセッサ１に与えられ、これをリセットする
ことによって第１または第２固定メモリ５，６いずれか
のゼロ番地をスタート番地として命令サイクルが開始さ
れる。したがって、マイクロプロセッサ１の動作は選択
スイッチ１１で決定される２値信号の値に応じて切換え
られることとなる。また上述の命令サイクルにおいて、
第３固定メモリ・１３に書き込まれたサブルーチン化さ
れた内容を命令として実行することによシ、第１並びに
第２固定メモリ５゜６に書き込まれる命令プログラムは
簡素化され、そのソフトウェアの融通性を高めることが
できる。The apparatus according to the embodiment of the present invention configured as described above outputs either the value "1" or "0" of the binary signal from the selection circuit 1.00 according to the selection of the system, and outputs either the value "1" or "0" of the binary signal, and 2
Either fixed memory 5 or 6 is activated to be accessible. At the same time, the edge detection circuit 9 detects the change in value of this binary signal, and the monomulti 8 generates a reset signal NR8. This reset signal is applied to the microprocessor 1, and by resetting it, an instruction cycle is started with the zero address of either the first or second fixed memory 5 or 6 as the starting address. Therefore, the operation of the microprocessor 1 is switched according to the value of the binary signal determined by the selection switch 11. Also, in the above instruction cycle,
By executing the subroutine contents written in the third fixed memory 13 as instructions, the instruction programs written in the first and second fixed memories 5 and 6 are simplified, and the flexibility of the software is increased. can be increased.
以上のように本発明によれば、システムの選択スイッチ
が作動された後、マイクロプロセッサ１は直ちに目的の
動作に入ることができ、そのアクセスタイムを短くする
ことができる。また、各システムに共通な命令をサブル
ーチン化した内容を常時読み出し可能状態とすることに
ょシッフトウエアの融通性を高めることができる。以上
、本発明を実施例装置に従って説明してきたが、本発明
はこれに限ることなく例えばモノマルチ８とゲート回路
７とで構成される信号作成手段は他の回路に置き換えて
もよいし、また電源投入時に作成されるイニシャルリセ
ット信号とモノマルチ８で作成されるリセット信号とは
同じ回路によって作成し、この作成を指令するモードを
電源投入とエツジ検出回路出力とに分けて制御してもよ
い。As described above, according to the present invention, the microprocessor 1 can immediately start the desired operation after the system selection switch is activated, and the access time can be shortened. Furthermore, the flexibility of the shiftware can be increased by making the contents of subroutines of commands common to each system readable at all times. Although the present invention has been described above with reference to the embodiments, the present invention is not limited to this, and the signal generating means composed of the monomulti 8 and the gate circuit 7 may be replaced with other circuits, or The initial reset signal created when the power is turned on and the reset signal created by the monomulti 8 may be created by the same circuit, and the mode for commanding this creation may be controlled separately for power-on and edge detection circuit output. .
第１図は本発明の一実施例装置の要部構成図である。
１・・・中央演算処理装置、５・・・第１固定メモリ、
６・・・第２固定メモリ、１１・・・選択スイッチ、１
００・・・選択手段、９・・・エツジ検出手段、８・・
・信号作成手段、１３・・・第３固定メモリ。FIG. 1 is a diagram illustrating a main part of an apparatus according to an embodiment of the present invention. 1... Central processing unit, 5... First fixed memory,
6... Second fixed memory, 11... Selection switch, 1
00... Selection means, 9... Edge detection means, 8...
- Signal creation means, 13... third fixed memory.
Claims (1)
番地の内容を命令として実行する命令サイクルが開始さ
れ、この命令サイクルの異なる少なくとも一対の処理シ
ステムのいずれか一方が共通な中央演算処理装置によっ
て選択的に動作される複数システムの処理装置において
、 前記一方の処理システムの命令プログラムが書き込まれ
た第１固定メモリと、 前記他方の処理システムの命令プログラムが書き込まれ
た第２固定メモリと、 前記一対の処理システムのいずれか一方に選択され、前
記一方の処理システムが選択されたときには２値の一方
の値によって前記第１固定メモリを活性化し、前記他方
の処理システムが選択されたときには前記２値の他方の
値によって前記第２固定メモリを活性化する２値信号を
発生する選択手段と、 前記２値信号の一方の値から他方へあるいは他方から一
方の値へ前記選択手段が選択切換されるごとにパルス信
号を発生するエツジ検出手段と、 前記エツジ検出手段から前記パルス信号が与えられるご
とに、所定の幅をもつ前記リセット信号を前記共通な中
央演算処理装置に対して送出する信号作成手段と、 前記一対の処理システムに共通なサブルーチン化した命
令プログラムが書き込まれ、常時読み出し可能な状態に
維持された第３固定メモリとを備えてなる複数システム
の初動装置。(1) When a reset signal is given, an instruction cycle is started in which the contents of address zero are executed as an instruction, and one of at least a pair of different processing systems in this instruction cycle is selectively executed by a common central processing unit. In a processing device for a plurality of systems operated, a first fixed memory in which an instruction program for the one processing system is written, a second fixed memory in which an instruction program for the other processing system is written, and the pair of processes When one of the processing systems is selected, the first fixed memory is activated by one of the binary values, and when the other processing system is selected, the first fixed memory is activated by the other of the binary values. selecting means for generating a binary signal for activating the second fixed memory according to the value of the selecting means; edge detection means for generating a pulse signal; signal generation means for sending the reset signal having a predetermined width to the common central processing unit each time the pulse signal is applied from the edge detection means; and a third fixed memory in which a subroutine instruction program common to the pair of processing systems is written and maintained in a readable state at all times.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136598A JPS5839344A (en) | 1981-08-31 | 1981-08-31 | Initial starting device for plural systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136598A JPS5839344A (en) | 1981-08-31 | 1981-08-31 | Initial starting device for plural systems |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5839344A true JPS5839344A (en) | 1983-03-08 |
Family
ID=15179037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56136598A Pending JPS5839344A (en) | 1981-08-31 | 1981-08-31 | Initial starting device for plural systems |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839344A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05324286A (en) * | 1992-03-18 | 1993-12-07 | Toshiba Corp | Information processing system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193131A (en) * | 1975-02-12 | 1976-08-16 | ||
| JPS55146545A (en) * | 1979-05-04 | 1980-11-14 | Hitachi Ltd | Memory multiplexing system of microcomputer |
-
1981
- 1981-08-31 JP JP56136598A patent/JPS5839344A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193131A (en) * | 1975-02-12 | 1976-08-16 | ||
| JPS55146545A (en) * | 1979-05-04 | 1980-11-14 | Hitachi Ltd | Memory multiplexing system of microcomputer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH05324286A (en) * | 1992-03-18 | 1993-12-07 | Toshiba Corp | Information processing system |
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