JPS62102332A - Data processor equipped with microprocessor - Google Patents
Data processor equipped with microprocessorInfo
- Publication number
- JPS62102332A JPS62102332A JP24198985A JP24198985A JPS62102332A JP S62102332 A JPS62102332 A JP S62102332A JP 24198985 A JP24198985 A JP 24198985A JP 24198985 A JP24198985 A JP 24198985A JP S62102332 A JPS62102332 A JP S62102332A
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- Japan
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- task
- microprocessor
- circuit
- address
- rom
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- Pending
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Abstract
Description
【発明の詳細な説明】
発明の目的
産業上の利用分野
本発明は、マイクロプロセッサを備えたデータ処理装置
に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a data processing device equipped with a microprocessor.
従来の技術
マイクロプロセッサを備えたデータ処理装置は、データ
通信端末装置の機能試験装置などとしても利用されてい
る。2. Description of the Related Art Data processing devices equipped with microprocessors are also used as functional test devices for data communication terminal devices.
このような機能試験装置では、機能試験の所定の手順を
記述した試験プログラムをROM内に格納しておき、そ
の入出力部を被試験装置に接続したのち、ROM内の先
頭番地から試験プログラムを実行させることにより機能
試験が行われる。In such a functional test device, a test program that describes a predetermined procedure for a functional test is stored in the ROM, and after connecting its input/output section to the device under test, the test program is executed from the first address in the ROM. A functional test is performed by executing the function.
このような試験プログラムは、通常、異なる試験項目ご
とに独立した複数のタスクの集合として作成され、順次
実行される。Such test programs are usually created as a set of multiple independent tasks for different test items, and are executed sequentially.
発明が解決しようとする問題点
上述の機能試験装置などでは、大型の電子計算機システ
ムのような高度な機能を有するO8を格納しておくRO
M容量がないため、タスク相互の切り替え制御や、使用
資源の割り振りなどに関するタスク間の整合化は、タス
ク作成者自身が行う必要がある。Problems to be Solved by the Invention In the above-mentioned functional test equipment, an RO that stores an O8 with advanced functions such as a large computer system is used.
Since there is no M capacity, task creators themselves must control switching between tasks and make coordination between tasks regarding allocation of resources to be used.
このため、試験プログラムの作成に時間が掛かり、また
、タスク間の切り替え制御にROM容量の相当部分を費
やしてしまうという問題がある。For this reason, there are problems in that it takes time to create a test program, and a considerable portion of the ROM capacity is used to control switching between tasks.
特に、異なる試験項目ごとのタスクを複数人が分担して
作成する場合、各人は他人が作成中のタスクとの整合性
を保つためにそれらを把握しておく必要があり、それだ
け余分な労力を費さなければならないという問題がある
。In particular, when multiple people share tasks for different test items, each person must understand them in order to maintain consistency with the tasks being created by others, which requires extra effort. The problem is that you have to spend a lot of money.
発明の構成
問題点を解決するための手段
上記従来技術の問題点を解決する本発明のデータ処理装
置は、リセット信号を受け、ROM内の所定アドレスに
格納されているタスクの実行を開始するマイクロプロセ
ッサを前提としている。Structure of the Invention Means for Solving the Problems The data processing device of the present invention which solves the problems of the prior art described above has a microprocessor that receives a reset signal and starts executing a task stored at a predetermined address in a ROM. It assumes a processor.
そしてこの処理装置は、複数のタスクが格納されるRO
Mと、このROM内に格納されている複数のタスクのう
ち実行させようとする一つを選択するためのタスク選択
信号を発するタスク選択信号発生部と、マイクロプロセ
ッサから出力されるROMアドレスの上位ビットをタス
ク選択信号に応じた所定の値に変更するアドレス変更部
とを備えている。This processing device has an RO where multiple tasks are stored.
M, a task selection signal generator that issues a task selection signal to select one of the multiple tasks stored in this ROM to be executed, and a high-order ROM address output from the microprocessor. and an address changing unit that changes the bit to a predetermined value according to the task selection signal.
さらに、この処理装置は、選択されたタスクがその実行
に使用する回路をタスク選択信号に従って動作可能とす
る使用回路選択部と、タスク選択信号が発生するたびに
マイクロプロセッサにリセット信号を供給するリセット
信号発生部とを備え、タスクとその使用資源の切り替え
をハードウェア的に簡便・迅速に行うように構成されて
いる。Furthermore, this processing device includes a use circuit selection unit that enables a circuit used for the execution of a selected task to operate according to the task selection signal, and a reset unit that supplies a reset signal to the microprocessor every time the task selection signal is generated. It is configured to easily and quickly switch tasks and their used resources using hardware.
実施例
第1図は、本発明の一実施例のデータ通信端末装置の試
験装置のうちこの実施例に関連する部分の構成を示すブ
ロック図である。Embodiment FIG. 1 is a block diagram showing the configuration of a portion of a testing device for a data communication terminal device according to an embodiment of the present invention that is related to this embodiment.
この試験装置は、マイクロプロセッサ(MPU)、複数
の試験用タスクが格納されるROM2、試験実行中にワ
ーキングエリアなどとして使用されるRAM3、アドレ
スバス4、データバス5及び被試験装置に接続される入
出力装置などの周辺装置6.7.8・・・・を備えてい
る。This test equipment is connected to a microprocessor (MPU), a ROM 2 in which multiple test tasks are stored, a RAM 3 used as a working area during test execution, an address bus 4, a data bus 5, and the device under test. It is equipped with peripheral devices 6, 7, 8, etc. such as input/output devices.
さらに、この試験装置は、ROM2内に格納されている
複数の試験用タスクのうち実行させようとする一つを選
択するためのタスク選択信号を発するタスク選択信号発
生スイッチ11と、マイクロプロセッサから出力される
アドレスの上位ビットをタスク選択信号に応じた所定の
値に変更するアドレス変更回路12と、選択されたタス
クがその実行に使用する周辺装置6,7.8・・・をタ
スク選択信号に従って動作可能とする使用装置選択回路
13とを備えている。Furthermore, this test device includes a task selection signal generation switch 11 that issues a task selection signal for selecting one of the plurality of test tasks stored in the ROM 2 to be executed, and an output from the microprocessor. The address change circuit 12 changes the upper bits of the address to be selected to a predetermined value according to the task selection signal, and the peripheral devices 6, 7, 8, etc. used by the selected task for execution according to the task selection signal. It also includes a device selection circuit 13 that enables the device to operate.
さらに、この処理装置は、スイッチ11がらタスク選択
信号が発せられるたびに、オアゲート16を介してマイ
クロプロセッサ1のリセット端子(R3T)にリセット
信号を供給するリセット信号発生回路14と、使用装置
選択回路13にょって選択された周辺装置が発生する割
込み信号を選択的にマイクロプロセッサ1の割込み入力
端子(INT)に供給する割込み選択回路15とを備え
ている。Furthermore, this processing device includes a reset signal generation circuit 14 that supplies a reset signal to the reset terminal (R3T) of the microprocessor 1 via an OR gate 16 each time a task selection signal is issued from the switch 11, and a device selection circuit to be used. The microprocessor 1 includes an interrupt selection circuit 15 that selectively supplies an interrupt signal generated by a peripheral device selected by the microprocessor 1 to an interrupt input terminal (INT) of the microprocessor 1.
ROM2には、第2図に例示するように、3種類の試験
項目の実行手順を記述するタスクA、 B及びCが、
それぞれ先頭アドレスADRA、ADRB及びADRC
から始まる領域に格納されている。As illustrated in Figure 2, ROM2 stores tasks A, B, and C that describe the execution procedures for three types of test items.
Starting addresses ADRA, ADRB and ADRC respectively
It is stored in the area starting from .
操作者は、この試験装置に試験用タスクAを実行させよ
うとする場合、タスク選択用スイッチSaを閉じること
によりタスクAの選択信号を発生する。このタスク選択
信号を受けたアドレス変更回路12は、アドレスバス4
内の上位ビットアドレス線を開放することにより、マイ
クロプロセッサ1から出力されるアドレスをなんら変更
することなくそのままROM2に供給する。When the operator wants this testing device to execute test task A, he generates a selection signal for task A by closing the task selection switch Sa. The address change circuit 12 receiving this task selection signal changes the address bus 4
By opening the upper bit address line in the microprocessor 1, the address output from the microprocessor 1 is directly supplied to the ROM 2 without any modification.
このタスク選択信号は、使用装置選択回路13と割込み
選択回路15にも供給される。このタスク選択信号を受
けた使用装置選択回路13は、複数の周辺装置6,7.
8・・・・のうちタスクAの実行に使用されるものだけ
を選択してこれを動作可能とする。また、タスク選択信
号を受けた割込み選択回路15は、周辺装置6.7.8
・・・・のうちタスクAの実行に使用されるものから発
せられる割込み信号だけを選択してマイクロプロセッサ
1の割込み入力端子INTに供給する。This task selection signal is also supplied to the device selection circuit 13 and the interrupt selection circuit 15. The device selection circuit 13 that receives this task selection signal selects a plurality of peripheral devices 6, 7 .
8..., only those used for executing task A are selected and made operational. Further, the interrupt selection circuit 15 receiving the task selection signal selects the peripheral device 6.7.8.
. . , only the interrupt signal issued from the one used for executing task A is selected and supplied to the interrupt input terminal INT of the microprocessor 1.
一方、タスク選択用スイッチSaの閉成を検出したリセ
ット信号発生回路14は、リセット信号を発生する。オ
アゲート16を介して上記リセット信号を受けたマイク
ロプロセッサ1は、内蔵の各種レジスタをリセットした
のち、ROM2内の先頭アドレスから始まるタスクAの
実行を開始する。On the other hand, the reset signal generation circuit 14 detects the closing of the task selection switch Sa and generates a reset signal. The microprocessor 1 that receives the reset signal via the OR gate 16 resets various built-in registers, and then starts executing task A starting from the first address in the ROM 2.
上記リセット動作は、既存のリセット信号入力端子17
からオアゲート16を介してリセット信号を受けた場合
と同様である。すなわち、マイクロプロセッサ1は、リ
セット入力端子(RS T)がアクティブになると内部
レジスタのりセント割込みの禁止及びアドレスバスとデ
ータバスの開放を行う。引き続いて入力信号がインアク
ティブになると、マイクロプロセッサ1はROM2の先
頭番地から始まるタスクの実行を開始する。The above reset operation is performed using the existing reset signal input terminal 17.
This is similar to the case where a reset signal is received from the OR gate 16. That is, when the reset input terminal (RST) becomes active, the microprocessor 1 disables internal register interrupts and releases the address bus and data bus. When the input signal subsequently becomes inactive, the microprocessor 1 starts executing the task starting from the first address of the ROM 2.
この試験装置に試験用タスクBを実行させようとする場
合、タスク選択用スイッチsbが閉じられ、タスクBの
選択信号が発生される。このタスク選択信号を受けたア
ドレス変更回路12は、アドレスバス4内の上位ビット
アドレス線をハイ又はローの所定状態に固定することに
より、マイクロプロセッサ1から出力されるROMアド
レスの範囲をADRBから始まるタスクBの格納領域に
変更する。When the test apparatus is to execute test task B, the task selection switch sb is closed and a task B selection signal is generated. Upon receiving this task selection signal, the address change circuit 12 fixes the upper bit address line in the address bus 4 to a predetermined high or low state, thereby changing the range of ROM addresses output from the microprocessor 1 starting from ADRB. Change to task B storage area.
このタスクBの選択信号を受けた使用装置選択回路13
と割込み選択回路15は、複数の周辺装置6,7.8・
・・・のうちタスクBの実行に使用されるものだけを動
作可能にすると共に、選択された周辺装置から発せられ
る割込み信号だけをマイクロプロセッサ1の割込み入力
端子INTに供給する。The device selection circuit 13 that receives this task B selection signal
The interrupt selection circuit 15 connects a plurality of peripheral devices 6, 7, 8, and
. . , which are used for executing task B, are made operational, and only the interrupt signal issued from the selected peripheral device is supplied to the interrupt input terminal INT of the microprocessor 1.
一方、リセット信号発生回路14からリセット信号が発
生され、これを受けたマイクロプロセッサ1は、内蔵の
各種レジスタをリセットしたのちROM2内の先頭アド
レスから始まるタスクAの実行を開始する。実際には、
マイクロプロセ・ノサ1からROM2に供給されるアド
レスがアドレス変更回路12によって変更されることに
より、ADRBから始まるタスクBが実行される。On the other hand, a reset signal is generated from the reset signal generation circuit 14, and upon receiving the reset signal, the microprocessor 1 resets various built-in registers and then starts executing task A starting from the first address in the ROM 2. in fact,
By changing the address supplied from the microprocessor 1 to the ROM 2 by the address changing circuit 12, task B starting from ADRB is executed.
同様に、この試験装置に試験用タスクCを実行させよう
とする場合、タスク選択用スイッチScが閉じられ、こ
れを受けたアドレス変更回路12によってアドレスバス
4内の上位ビットアドレス線がハイ又はローの所定状態
値に固定され、マイクロプロセッサ1から出力されるア
ドレスの範囲がADRCから始まるタスクCの格納領域
に変更される。Similarly, when this test device is to execute test task C, the task selection switch Sc is closed, and the address change circuit 12 receives this, causing the upper bit address line in the address bus 4 to go high or low. is fixed at a predetermined state value, and the range of addresses output from microprocessor 1 is changed to the storage area of task C starting from ADRC.
このタスクCの選択信号を受けた使用装置選択回路13
と割込み選択回路15によって、複数の周辺装置6,7
.8・・・・のうちタスクCの実行に使用されるものだ
けが動作可能にされ、また選択された周辺装置から発せ
られる割込み信号だけがマイクロプロセッサ1の割込み
入力端子INTに供給される。同時に、リセット信号発
生回路14からのリセット信号を受けたマイクロプロセ
ッサ1によってROMZ内の先頭アドレスから始まるタ
スクAの実行が開始されるが、マイクロプロセッサ1か
らROM2に供給されるアドレスがアドレス変更回路1
2によって変更されることにより、実際にはADRCか
ら始まるタスクCが実行される。Device selection circuit 13 that receives this task C selection signal
and the interrupt selection circuit 15, a plurality of peripheral devices 6, 7
.. 8, . At the same time, the microprocessor 1 receiving the reset signal from the reset signal generation circuit 14 starts executing task A starting from the first address in the ROMZ, but the address supplied from the microprocessor 1 to the ROM 2 is
2, task C starting from ADRC is actually executed.
以上、割込み選択回路15を付加する構成を例示したが
、使用装置選択回路13によって選択されてる周辺装置
以外からは割込み信号が発せられない場合には、割込み
選択回路15を省略することができる。Although the configuration in which the interrupt selection circuit 15 is added has been exemplified above, the interrupt selection circuit 15 can be omitted if no interrupt signal is issued from a peripheral device other than the one selected by the device selection circuit 13.
また、アドレス変更回路12において、タスク選択信号
に基づきRAMアドレスをも変更することによりワーキ
ングエリアをタスクごとに割り振る構成とすることもで
きる。Further, by changing the RAM address in the address change circuit 12 based on the task selection signal, it is also possible to allocate a working area to each task.
発明の効果
以上詳細に説明したように、本発明のデータ処理装置は
、マイクロプロセッサ固有のリセット機能に簡易なタス
ク選択機能、アドレス変更機能及び使用回路選択機能を
付加することによってタスクとその実行に使用する機器
の選択をハードウェア的に行う構成であるから、従来タ
スク作成者が行っていたタスク相互の切り替え制御や、
使用資源の割り振りなどに関するタスク間の整合化が不
要となり、試験プログラムの作成時間が大幅に短縮され
ると共に、従来タスク間の切り替え制御のために必要と
していたROM容量が大幅に節減される。Effects of the Invention As explained in detail above, the data processing device of the present invention adds a simple task selection function, an address change function, and a used circuit selection function to the reset function unique to a microprocessor, thereby improving the control of tasks and their execution. Since it is configured to select the equipment to be used using hardware, it is possible to control switching between tasks, which was previously done by the task creator,
There is no need for coordination between tasks regarding the allocation of used resources, etc., the time required to create a test program is significantly reduced, and the ROM capacity conventionally required for controlling switching between tasks is also significantly reduced.
特に、異なる試験項目ごとのタスクを複数人が分担して
作成する場合でも、各人は他人が作成中のタスクとの整
合性を全く考慮することなく自己のタスクを作成でき、
それだけ作成の手間が軽減される。In particular, even when multiple people are sharing tasks for different test items, each person can create their own tasks without considering consistency with the tasks being created by others.
This will reduce the amount of time it takes to create it.
第1図は本発明の一実施例のデータ処理装置の構成を示
すブロック図、第2図は第1図の動作を説明するための
概念図である。
1・・マイクロプロセッサ、2・・ROM・3・・RA
M 、 4・・アドレスバス、5・・データバス、6
,7.8・・・周辺装置、11・・タスク選択スイッチ
、12・・アドレス変更回路、13・・使用袋W選択回
路、14・・リセット信号発生回路、15・・割込み選
択回路。
特許出願人 日本電気ホームエレクトロニクス株式会社FIG. 1 is a block diagram showing the configuration of a data processing apparatus according to an embodiment of the present invention, and FIG. 2 is a conceptual diagram for explaining the operation of FIG. 1. 1...Microprocessor, 2...ROM, 3...RA
M, 4...address bus, 5...data bus, 6
, 7.8...Peripheral device, 11...Task selection switch, 12...Address change circuit, 13...Use bag W selection circuit, 14...Reset signal generation circuit, 15...Interrupt selection circuit. Patent applicant: NEC Home Electronics Co., Ltd.
Claims (1)
されているタスクの実行を開始するマイクロプロセッサ
を備えた処理装置において、 複数のタスクが格納されるROMと、 このROM内に格納されている複数のタスクのうち実行
させようとする一つを選択するための選択信号を発する
タスク選択信号発生部と、 マイクロプロセッサから出力されるROMアドレスの上
位ビット部分を前記タスク選択信号に応じた所定の値に
変更するアドレス変更部と、選択されたタスクがその実
行に使用する回路を前記タスク選択信号に従って動作可
能とする使用回路選択部と、 タスク選択信号が発生するたびにマイクロプロセッサに
リセット信号を供給するリセット信号発生部とを備えた
ことを特徴とするマイクロプロセッサを備えたデータ処
理装置。[Claims] A processing device including a microprocessor that receives a reset signal and starts executing a task stored at a predetermined address in a ROM, comprising: a ROM in which a plurality of tasks are stored; a task selection signal generation unit that generates a selection signal for selecting one of the plurality of stored tasks to be executed; and a task selection signal generation unit that generates a selection signal for selecting one of the stored tasks to be executed; an address changing section that changes the address to a predetermined value according to the task selection signal; a circuit selection section that enables a circuit used for the execution of the selected task to operate according to the task selection signal; 1. A data processing device equipped with a microprocessor, comprising: a reset signal generating section that supplies a reset signal to the microprocessor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24198985A JPS62102332A (en) | 1985-10-29 | 1985-10-29 | Data processor equipped with microprocessor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24198985A JPS62102332A (en) | 1985-10-29 | 1985-10-29 | Data processor equipped with microprocessor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62102332A true JPS62102332A (en) | 1987-05-12 |
Family
ID=17082592
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24198985A Pending JPS62102332A (en) | 1985-10-29 | 1985-10-29 | Data processor equipped with microprocessor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62102332A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6418850A (en) * | 1987-07-14 | 1989-01-23 | Sharp Kk | Program switching system |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5839343A (en) * | 1981-08-31 | 1983-03-08 | Nec Home Electronics Ltd | Initial starting device for plural systems |
JPS58129617A (en) * | 1982-01-29 | 1983-08-02 | Fujitsu Ltd | Program starting system |
JPS59218569A (en) * | 1983-05-27 | 1984-12-08 | Hitachi Micro Comput Eng Ltd | Microcomputer |
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-
1985
- 1985-10-29 JP JP24198985A patent/JPS62102332A/en active Pending
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