JPS5837740A - バツフアメモリ制御方式 - Google Patents
バツフアメモリ制御方式Info
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- JPS5837740A JPS5837740A JP56136483A JP13648381A JPS5837740A JP S5837740 A JPS5837740 A JP S5837740A JP 56136483 A JP56136483 A JP 56136483A JP 13648381 A JP13648381 A JP 13648381A JP S5837740 A JPS5837740 A JP S5837740A
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- buffer memory
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、複数のバッファメモリを有するバッファシス
テムにおけるバッファメモリの書込み／続出しアドレス
の制御方式に関するものである。
テムにおけるバッファメモリの書込み／続出しアドレス
の制御方式に関するものである。
交換システムやデータ通信等において、装置間の転送情
報を一時蓄積する場合、複数のバッファメモリを用いる
ことがある。第１図に複数のバッファ回路を使用した通
信システムの構成例を示す。
報を一時蓄積する場合、複数のバッファメモリを用いる
ことがある。第１図に複数のバッファ回路を使用した通
信システムの構成例を示す。
これは入出力装置（Ｉｌｏ）１から中央処理装置（ＣＰ
Ｕ）３へ情報を、その種別毎にそれぞれ一時蓄積するフ
ァーストイン・ファーストアウト（Ｉｉ’ ＩＦＯ）構
成をとるｎ個のパップ゛ア（キュー）回路Ｑ１〜Ｑｎを
介して転送する場合を示したものである。入出力装置１
が情報を書込み情報線４にのせ、同時：ニキュー指定線
５に書込み先キュー情報をのせることにより、その書込
み先キュー情報をデコードするデコーダ（ＤＥＣ）７で
選択されたバッファ回路Ｑｉへ書込み情報線４の情報が
順次書込まれる。又、入出力装置１が読出し先キュー情
報をキ１ニー指定線６にのせることにより、その読出し
先キュー情報をデコードするデコーダ（ＥＥＣ）８で選
択されたバッファ回路Ｑｉから情報が読出され、読出し
情報線９を通して中央処理装置３へ転送される。
Ｕ）３へ情報を、その種別毎にそれぞれ一時蓄積するフ
ァーストイン・ファーストアウト（Ｉｉ’ ＩＦＯ）構
成をとるｎ個のパップ゛ア（キュー）回路Ｑ１〜Ｑｎを
介して転送する場合を示したものである。入出力装置１
が情報を書込み情報線４にのせ、同時：ニキュー指定線
５に書込み先キュー情報をのせることにより、その書込
み先キュー情報をデコードするデコーダ（ＤＥＣ）７で
選択されたバッファ回路Ｑｉへ書込み情報線４の情報が
順次書込まれる。又、入出力装置１が読出し先キュー情
報をキ１ニー指定線６にのせることにより、その読出し
先キュー情報をデコードするデコーダ（ＥＥＣ）８で選
択されたバッファ回路Ｑｉから情報が読出され、読出し
情報線９を通して中央処理装置３へ転送される。
従来、このような複数のキューを必要とするバッファシ
ステムでは、第２図に示すように、情報を蓄積するキュ
ーメモリ（ＱＭ）１０の他に、制御回路として、Ｑ Ｍ
１０への書込みアドレスを保持する入力ポインタレジ
スタ（Ｉ Ｐ ） １１とその加算回路（＋ＩＮ２、Ｑ
Ｍ １０からの読出しアドレスを保持する出力ポイン
タレジスタ（ＯＰ）１３とその加算回路１４、及びＱ
Ｍ １０の空塞状態をチェックするための照合回路（Ｍ
、ＡＴ ） １５．１６、書込みと読出しの選択を行う
セレクタ（Ｓ Ｅ 、Ｌ、） １７、アンドゲート１８
，１９等が各バッファ回路２に具備されていた。
ステムでは、第２図に示すように、情報を蓄積するキュ
ーメモリ（ＱＭ）１０の他に、制御回路として、Ｑ Ｍ
１０への書込みアドレスを保持する入力ポインタレジ
スタ（Ｉ Ｐ ） １１とその加算回路（＋ＩＮ２、Ｑ
Ｍ １０からの読出しアドレスを保持する出力ポイン
タレジスタ（ＯＰ）１３とその加算回路１４、及びＱ
Ｍ １０の空塞状態をチェックするための照合回路（Ｍ
、ＡＴ ） １５．１６、書込みと読出しの選択を行う
セレクタ（Ｓ Ｅ 、Ｌ、） １７、アンドゲート１８
，１９等が各バッファ回路２に具備されていた。
第２図の動作概要は以下の通りである。Ｑ Ｍ １０へ
情報を書込む場合、デコーダ７でＱｌが選択され、その
時、ＩＰｎの内容を＋１した値（Ｉ Ｐ−１−１）と０
Ｐ１３の値（ＯＰ）を照合回路１６で比較し、１、 Ｐ
＋ １＼ＯＰであれば、Ｑ’ Ｍ １０ （１空があ
るということで、Ｉ Ｐ＋１がセレクタ１７全通してＱ
Ｍ １０の曽込みアドレスとなり、該Ｑ１〜１１０の
ｌ １．’ ＋ １番地に書込み情報線４の情報が書込
まれる。その後、ＴＰＩＩの内容はＩＰ−４−１に更新
される。Ｑ Ｍ Ｈ）から情報を読出す場合は、デコー
ダ８でＱｌが選択され、その時、照合回路１５でＩＰｌ
ｌの値（Ｔ Ｐ ）とＯＰ １３の値（ｏｐ）を比較し
、Ｉ Ｐ ＃ ＯＰであればＱ Ｍ １０に情報がある
といつことで、ＯＰ −４−］がセレクタ１７を通して
Ｑ Ｍ １０の読出しアドレスと−なり、該ＱＭＩＯか
ら情報が読出し情報線９に読出される。その後、０Ｐ１
３の内容はＯＩ’ ＋ １ ＋二ｉ新される。
情報を書込む場合、デコーダ７でＱｌが選択され、その
時、ＩＰｎの内容を＋１した値（Ｉ Ｐ−１−１）と０
Ｐ１３の値（ＯＰ）を照合回路１６で比較し、１、 Ｐ
＋ １＼ＯＰであれば、Ｑ’ Ｍ １０ （１空があ
るということで、Ｉ Ｐ＋１がセレクタ１７全通してＱ
Ｍ １０の曽込みアドレスとなり、該Ｑ１〜１１０の
ｌ １．’ ＋ １番地に書込み情報線４の情報が書込
まれる。その後、ＴＰＩＩの内容はＩＰ−４−１に更新
される。Ｑ Ｍ Ｈ）から情報を読出す場合は、デコー
ダ８でＱｌが選択され、その時、照合回路１５でＩＰｌ
ｌの値（Ｔ Ｐ ）とＯＰ １３の値（ｏｐ）を比較し
、Ｉ Ｐ ＃ ＯＰであればＱ Ｍ １０に情報がある
といつことで、ＯＰ −４−］がセレクタ１７を通して
Ｑ Ｍ １０の読出しアドレスと−なり、該ＱＭＩＯか
ら情報が読出し情報線９に読出される。その後、０Ｐ１
３の内容はＯＩ’ ＋ １ ＋二ｉ新される。
このように、複数のキューを必要とするバッファシステ
ムの場合、従来は各キュー舟（二、情報を蓄積するキュ
ーメモリの他に、入出カポ、インクの更新、照合等を行
う制御回路が必要となり、・・−ドウエア量が増大する
欠点があった。
ムの場合、従来は各キュー舟（二、情報を蓄積するキュ
ーメモリの他に、入出カポ、インクの更新、照合等を行
う制御回路が必要となり、・・−ドウエア量が増大する
欠点があった。
本発明は上記従来の欠点を解決するため、複数のバッフ
ァメモリの書込み、読出し制御を、各バッフアメ・モリ
に共通な一つの制御回路を用いて時分割的に行うように
したもので、以下、実施例について詳細に説明する。
ァメモリの書込み、読出し制御を、各バッフアメ・モリ
に共通な一つの制御回路を用いて時分割的に行うように
したもので、以下、実施例について詳細に説明する。
第３１閾は本発明の一実施例の構成図である。図におい
て、２０は情報を蓄積するバッファメモリで、第２図に
おけるｎ個分のキューメモリ（ＱＭ）の容量を有してい
る。即ち、バッファメモリ２０は２（ｍ＋ｋ）ワード×
ｔビットからなり、そのうちの２にワード×ｔビットが
Ｑ入目個分の容量に相当し、それがｎ＝２ｍ個あるとす
る。ｔビットは、蓄積する情報のビット数を示す。２１
はバッファメモリ２０のＱ Ｍ内書込みアドレス（入力
ポインタｊＰ）をｎ個分蓄積する制御メモリ、２２はバ
ッファメモリ２０のＱ Ｍ内読出しアドレス（出カポ・
インタＯＰ）を同じくｎ個分蓄積する制御メモリである
。即ち、＋９制御メモリ２］ 、 ２２は２ｍワード×
にピットからなり、その各ワード（２ｍ二〇）がバッフ
ァメモリ加の各ＱＭと１対ｌ（二対応し、それぞれにピ
ットで該当Ｑ１−（内の書込みあるいは読出しアドレス
を指定する。
て、２０は情報を蓄積するバッファメモリで、第２図に
おけるｎ個分のキューメモリ（ＱＭ）の容量を有してい
る。即ち、バッファメモリ２０は２（ｍ＋ｋ）ワード×
ｔビットからなり、そのうちの２にワード×ｔビットが
Ｑ入目個分の容量に相当し、それがｎ＝２ｍ個あるとす
る。ｔビットは、蓄積する情報のビット数を示す。２１
はバッファメモリ２０のＱ Ｍ内書込みアドレス（入力
ポインタｊＰ）をｎ個分蓄積する制御メモリ、２２はバ
ッファメモリ２０のＱ Ｍ内読出しアドレス（出カポ・
インタＯＰ）を同じくｎ個分蓄積する制御メモリである
。即ち、＋９制御メモリ２］ 、 ２２は２ｍワード×
にピットからなり、その各ワード（２ｍ二〇）がバッフ
ァメモリ加の各ＱＭと１対ｌ（二対応し、それぞれにピ
ットで該当Ｑ１−（内の書込みあるいは読出しアドレス
を指定する。
２３はアンドゲート３２の出力状態（二より、ＱＭへ情
報を書込む時のキュー指定線５あるいはＱ Ｍから情報
を読出す時のキュー指定線６のいずれかを選択するセレ
クタ（ＳＥＬ ）である。キュー指定線５．６はバッフ
ァメモリ加のＱＭがｎ−２ｍ個であるのに対応してｍピ
ット構成をとるものである。
報を書込む時のキュー指定線５あるいはＱ Ｍから情報
を読出す時のキュー指定線６のいずれかを選択するセレ
クタ（ＳＥＬ ）である。キュー指定線５．６はバッフ
ァメモリ加のＱＭがｎ−２ｍ個であるのに対応してｍピ
ット構成をとるものである。
２．１は制御メモリ２１．２２の該当ＩＰとＯＰの値を
比較照合する照合回路（ＭＡＴ）、２５はＩＰの値を＋
１する加算回路、心はアンドゲート３１の出力状態（二
よりＩＰｌｌあるいはＩＰのいＶれかを選択するセレク
タ（ＳＥＬ）である。２７はＩＰｌｌとＯＰの値を比較
照合する照合回路（ＭＡＴ＞、２ｇはＯＰの値を＋１す
る加算回路、２９はアンドゲート３２の出力状態により
ＯＰ＋１あるいはＩＰのいずれかを選択するセレクタ（
ＳＥＬ）である。同様に、３０はアンドゲート３２の出
力状態（二よりセレクタ加あるいは四のいずれかの出力
を選択するセレクタ（ＳＥＬ）である。これらの回路、
即ち、照合回路囚、２７、加算回路５，２８、セレクタ
乙。
比較照合する照合回路（ＭＡＴ）、２５はＩＰの値を＋
１する加算回路、心はアンドゲート３１の出力状態（二
よりＩＰｌｌあるいはＩＰのいＶれかを選択するセレク
タ（ＳＥＬ）である。２７はＩＰｌｌとＯＰの値を比較
照合する照合回路（ＭＡＴ＞、２ｇはＯＰの値を＋１す
る加算回路、２９はアンドゲート３２の出力状態により
ＯＰ＋１あるいはＩＰのいずれかを選択するセレクタ（
ＳＥＬ）である。同様に、３０はアンドゲート３２の出
力状態（二よりセレクタ加あるいは四のいずれかの出力
を選択するセレクタ（ＳＥＬ）である。これらの回路、
即ち、照合回路囚、２７、加算回路５，２８、セレクタ
乙。
２６、２９．３０及びアンドゲート３Ｌ、 ３２はバッ
ファメモリ加の各Ｑ’Ｍに共通の制御回路を構成してい
る。なお、３３は書込み要求線、３４は読出し要求線で
ある。
ファメモリ加の各Ｑ’Ｍに共通の制御回路を構成してい
る。なお、３３は書込み要求線、３４は読出し要求線で
ある。
′？ｉＳ３図の動作は次の通りである。はじめＱＭへ情
報を書込む場合の動作を説明する。この場合、書込み情
報線４に刷込み情報（ｔピント）が、キュー指定線５に
書込み先キュー情報（ｍビット）がそれぞれ与えられと
同時に、書込み要求線３３が” １ ”、読出し要求線
３４は０”となる。従って、アンドゲート３１の出力は
′°１”、アンドゲート３２の出力は”ｏ”状態をとる
。アンドゲート３２の出力が０”ということで、セレク
タ２３はキュー指定ｌｌｉ！ｉ１５を選択し、その書込
み先キュー情報がバッファメモリ２０と制御メモリ２］
、 ２２に与えられる。この曹込み先キュー情報によ
り、バッファメモリか中の書込み先Ｑ Ｍが指定される
。一方、制御メモ１，１２１ 、２２からは、このバッ
ファメモリ２ｏ中の該当Ｑ Ｍに対応するワードの入力
ポインタＩｐ（ｉピット）、出力ポインタＯＰ 、（ｋ
ビット）が読出される。そのうち制御メモリ２１から読
出されたＩＰは加算回路ｚ５で＋１され、この時、アン
ドゲート３１の出力が１”ということで、セレクタ２６
は該ＩＰ＋１を選択する。照合回路ｒはＴ Ｐ＋１とＯ
Ｐの値を比°較し、ＩＰ−１−１）ＯＰであれば、バッ
ファメモリｍ中の該当ＱＭに空があるということで、セ
レクタ２６の出力、即ち、ＩＰ＋１を有効とする。この
ＩＰ＋１がセレクタ園を通ってバッファメモリ２０に与
えられ、該当ＱＭ内のＩＰ−１−１番地に書込み情報線
４の情報が書込まれる。これと並行して、ＩＰ−１−１
の値が制御メモリ２１の該当Ｑ Ｍに対応するワードに
格納される。又、アンドゲート３２の出力が１０”とい
うことで、セレクタ２９は制御メモリ２２から読出され
たＯＰをそのま＼選択する。その結果、制御メモリｎの
該当ＱＭに対応するワード（二は、ＯＰがそのま＼再格
納される。
報を書込む場合の動作を説明する。この場合、書込み情
報線４に刷込み情報（ｔピント）が、キュー指定線５に
書込み先キュー情報（ｍビット）がそれぞれ与えられと
同時に、書込み要求線３３が” １ ”、読出し要求線
３４は０”となる。従って、アンドゲート３１の出力は
′°１”、アンドゲート３２の出力は”ｏ”状態をとる
。アンドゲート３２の出力が０”ということで、セレク
タ２３はキュー指定ｌｌｉ！ｉ１５を選択し、その書込
み先キュー情報がバッファメモリ２０と制御メモリ２］
、 ２２に与えられる。この曹込み先キュー情報によ
り、バッファメモリか中の書込み先Ｑ Ｍが指定される
。一方、制御メモ１，１２１ 、２２からは、このバッ
ファメモリ２ｏ中の該当Ｑ Ｍに対応するワードの入力
ポインタＩｐ（ｉピット）、出力ポインタＯＰ 、（ｋ
ビット）が読出される。そのうち制御メモリ２１から読
出されたＩＰは加算回路ｚ５で＋１され、この時、アン
ドゲート３１の出力が１”ということで、セレクタ２６
は該ＩＰ＋１を選択する。照合回路ｒはＴ Ｐ＋１とＯ
Ｐの値を比°較し、ＩＰ−１−１）ＯＰであれば、バッ
ファメモリｍ中の該当ＱＭに空があるということで、セ
レクタ２６の出力、即ち、ＩＰ＋１を有効とする。この
ＩＰ＋１がセレクタ園を通ってバッファメモリ２０に与
えられ、該当ＱＭ内のＩＰ−１−１番地に書込み情報線
４の情報が書込まれる。これと並行して、ＩＰ−１−１
の値が制御メモリ２１の該当Ｑ Ｍに対応するワードに
格納される。又、アンドゲート３２の出力が１０”とい
うことで、セレクタ２９は制御メモリ２２から読出され
たＯＰをそのま＼選択する。その結果、制御メモリｎの
該当ＱＭに対応するワード（二は、ＯＰがそのま＼再格
納される。
次にＱ Ｍから情報を読出す場合の動作を説明する。こ
の場合、キュー指定線６に読出し先キュー情報（ｍビッ
ト）が与えられると同時に、読出し要求線３４が“１″
、書込み要求線３３は”０”となる。
の場合、キュー指定線６に読出し先キュー情報（ｍビッ
ト）が与えられると同時に、読出し要求線３４が“１″
、書込み要求線３３は”０”となる。
従って、書込み動作時とは逆に、アンドゲート３１の出
力は′″０”、アンドゲート３２の出力は°゛モ態とる
。アンドゲート３２の出力が０′１″′ということで、
セレクタ２：３はキュー指定線６を選択し、その徒出し
先キュー情報がバッファメモリ加と制御メモリ２］ 、
２２に与えられる。この読出し先キュー情報により、
バッファメモリ加の読出し先ＱＭが指定され、又、制御
メモリ２１ 、２２からは該Ｑ Ｍに対応するワードの
ＩＰ、ＯＰが続出される。そのうち４１制御メモリ２２
から読出されたＯＰは加算回路５で＋１され、セレクタ
四の入力となる。同時（二、照合回路２４は制作１メモ
リ２］ 、 ２２から読出されたＩＰ、ＯＰの値を比較
照合し、ＩＰ）ＯＰであれば、バッファメモリ２０中の
該当ＱＭに読出しχ情報があるということで、セレクタ
２９の出力を有効とする。セレクタ２９は、アンドゲー
ト３２の出力が１１”のため、加算回路２８の出力、即
ち、ＯＰ＋１を選択する。このＯＰ＋１がセレクタ加を
通ってバッファメモリ２０に与えられ、該当Ｑ Ｍ内の
ＯＰ＋１番地の情報（ｔビット）が絖出し情報ａ！９に
続出される。これと並行して、ＯＰ＋１の値が制御メモ
リ２２の該当ＱＭ内に対応するワードに格納される。父
、アンドゲート３１の出力が０”ということで、セレク
タ２６側では°制御メモリ２１から読出されたＩＰがそ
のま＼選択され、該１側１メモリ２１の該当ＱＭに対応
するワードに再格納される。
力は′″０”、アンドゲート３２の出力は°゛モ態とる
。アンドゲート３２の出力が０′１″′ということで、
セレクタ２：３はキュー指定線６を選択し、その徒出し
先キュー情報がバッファメモリ加と制御メモリ２］ 、
２２に与えられる。この読出し先キュー情報により、
バッファメモリ加の読出し先ＱＭが指定され、又、制御
メモリ２１ 、２２からは該Ｑ Ｍに対応するワードの
ＩＰ、ＯＰが続出される。そのうち４１制御メモリ２２
から読出されたＯＰは加算回路５で＋１され、セレクタ
四の入力となる。同時（二、照合回路２４は制作１メモ
リ２］ 、 ２２から読出されたＩＰ、ＯＰの値を比較
照合し、ＩＰ）ＯＰであれば、バッファメモリ２０中の
該当ＱＭに読出しχ情報があるということで、セレクタ
２９の出力を有効とする。セレクタ２９は、アンドゲー
ト３２の出力が１１”のため、加算回路２８の出力、即
ち、ＯＰ＋１を選択する。このＯＰ＋１がセレクタ加を
通ってバッファメモリ２０に与えられ、該当Ｑ Ｍ内の
ＯＰ＋１番地の情報（ｔビット）が絖出し情報ａ！９に
続出される。これと並行して、ＯＰ＋１の値が制御メモ
リ２２の該当ＱＭ内に対応するワードに格納される。父
、アンドゲート３１の出力が０”ということで、セレク
タ２６側では°制御メモリ２１から読出されたＩＰがそ
のま＼選択され、該１側１メモリ２１の該当ＱＭに対応
するワードに再格納される。
なお、本実施例では、ファーストイン・ファーストアウ
ト（ＦＩＦＯ）のバッファメモリを例に説明したが、ラ
ストイン・ファーストアウト（ＬＩＦＯ）のバッファメ
モリの場合にも、ポインタの制御とセレクタの条件を変
更することにより、同様の構成で笑施できることは勿論
である。
ト（ＦＩＦＯ）のバッファメモリを例に説明したが、ラ
ストイン・ファーストアウト（ＬＩＦＯ）のバッファメ
モリの場合にも、ポインタの制御とセレクタの条件を変
更することにより、同様の構成で笑施できることは勿論
である。
以上説明したように、本発明によれば、書込みアドレス
ＩＰと読出しアドレスＯＰを枚数バッファ分共通的に保
持するメモリを用いることで、加算回路、照合回路、及
びセレクタ等を複数バッファで共通に使用することがで
き、ポインタ制御回路のハード量を削減できる利点があ
る。また、キューメモリ（ＱＭ）も、１つのメモリチッ
プを分割して使用することが可能となり、大容量メモリ
の使用によってＱＭのハード量削減が図れると＼もに、
１個のキュー当りのコストを低下できる利点がある。
ＩＰと読出しアドレスＯＰを枚数バッファ分共通的に保
持するメモリを用いることで、加算回路、照合回路、及
びセレクタ等を複数バッファで共通に使用することがで
き、ポインタ制御回路のハード量を削減できる利点があ
る。また、キューメモリ（ＱＭ）も、１つのメモリチッ
プを分割して使用することが可能となり、大容量メモリ
の使用によってＱＭのハード量削減が図れると＼もに、
１個のキュー当りのコストを低下できる利点がある。
ハード量は、具体的には例えば４個の２５６ワード×２
０ピツトのバッファメモリを構成する場合、従来の個別
に置いた場合に比べ約５０チの削減効果があり、この削
減効果は、バッファメモリの個数が増加する程大きい。
０ピツトのバッファメモリを構成する場合、従来の個別
に置いた場合に比べ約５０チの削減効果があり、この削
減効果は、バッファメモリの個数が増加する程大きい。
第１図は本発明で対象とする複数のバッファ回路を使用
した通信システムの構成例を示す図、第２図は従来のバ
ッファメモリ制御方式を説明するための図、第３図は本
発明の一実施例を示す図である。 １・・・入出力装置、 ２・・・バッファ回路、 ３
・・・中央処理装置、 ４・・・書込み情報線、 ５．
６・・・キュー指定線、 ９・・・読出し情報−５加・
・・バッファメモリ、２１・・・入力ポインタ制御メモ
リ、 ２２・・・出力ポインタ制御メモリ、 ２３．２
６゜２９．３０・・・セレクタ、 ２４．２７・・・照
合回路、５゜公・・・加算回路、 ３１．３２・・・
アンドゲート、３３・・・書込み要求線、 ３４・・・
読出し要求線。 代理人 弁理士 鈴 木 誠 羅ゝｌｌ！
した通信システムの構成例を示す図、第２図は従来のバ
ッファメモリ制御方式を説明するための図、第３図は本
発明の一実施例を示す図である。 １・・・入出力装置、 ２・・・バッファ回路、 ３
・・・中央処理装置、 ４・・・書込み情報線、 ５．
６・・・キュー指定線、 ９・・・読出し情報−５加・
・・バッファメモリ、２１・・・入力ポインタ制御メモ
リ、 ２２・・・出力ポインタ制御メモリ、 ２３．２
６゜２９．３０・・・セレクタ、 ２４．２７・・・照
合回路、５゜公・・・加算回路、 ３１．３２・・・
アンドゲート、３３・・・書込み要求線、 ３４・・・
読出し要求線。 代理人 弁理士 鈴 木 誠 羅ゝｌｌ！
Claims (1)
- １ 装置間の転送情報を、その種別毎などでそれぞれ一
時蓄積する複数のバッファメモリを持つバッファシステ
ムにおいて、前記複数ノハッツァメモリの各々の書込み
／続出しｔアドレス情報を保持するアドレス保持手段と
、前記縁・；りのバッファメモ１月二対し、その書込み
・続出し制御部を時分割的（二行う共通側側１手段とを
設け、外部から書込みあるいは胱出し先バッファメモリ
が指示されるのに呼応して、前記共通制御手段は該当バ
ッファメモリの選択、前記アドレス保持手段から該当バ
ッファメモリ対応の書込み／続出しアドレス情報の、洗
出し、該書込み／続出しアドレス情報の更新・照合等の
制御を行、うことを特徴とするバッファメモリ制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136483A JPS5837740A (ja) | 1981-08-31 | 1981-08-31 | バツフアメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136483A JPS5837740A (ja) | 1981-08-31 | 1981-08-31 | バツフアメモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5837740A true JPS5837740A (ja) | 1983-03-05 |
| JPS6327731B2 JPS6327731B2 (ja) | 1988-06-06 |
Family
ID=15176192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56136483A Granted JPS5837740A (ja) | 1981-08-31 | 1981-08-31 | バツフアメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837740A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60156159A (ja) * | 1984-01-25 | 1985-08-16 | Hitachi Ltd | 磁気バブルメモリ装置 |
| JPH01315822A (ja) * | 1988-06-15 | 1989-12-20 | Nec Corp | ランダムアクセスｆｉｆｏメモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5166742A (ja) * | 1974-12-06 | 1976-06-09 | Hitachi Ltd | Deetabatsufuaseigyosochi |
| JPS5585158A (en) * | 1978-12-21 | 1980-06-26 | Nec Corp | Constitution for buffer memory of data exchanger |
-
1981
- 1981-08-31 JP JP56136483A patent/JPS5837740A/ja active Granted
Patent Citations (2)
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|---|---|---|---|---|
| JPS60156159A (ja) * | 1984-01-25 | 1985-08-16 | Hitachi Ltd | 磁気バブルメモリ装置 |
| JPH0544755B2 (ja) * | 1984-01-25 | 1993-07-07 | Hitachi Ltd | |
| JPH01315822A (ja) * | 1988-06-15 | 1989-12-20 | Nec Corp | ランダムアクセスｆｉｆｏメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6327731B2 (ja) | 1988-06-06 |
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