JPS5930284A - チツプセレクト制御回路 - Google Patents
チツプセレクト制御回路Info
- Publication number
- JPS5930284A JPS5930284A JP57140702A JP14070282A JPS5930284A JP S5930284 A JPS5930284 A JP S5930284A JP 57140702 A JP57140702 A JP 57140702A JP 14070282 A JP14070282 A JP 14070282A JP S5930284 A JPS5930284 A JP S5930284A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power source
- voltage
- turned
- controlling circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、チップセレクト端子に与えるバックアップ電
源の制御回路に関する。
源の制御回路に関する。
従来この種の回路は、例えば第１図に示すように、メモ
リ１への誤書込みを防止するためのチップセレクト端子
Ｃε（一般にＬｏｗレベルで書込みが許可される。）が
２個ある場合は、２つの回路で制御を行なっている。す
なわち、回路Ａは電源の立上シ／立下りにおけるメモリ
の誤動作（誤書込み）を防ぐための回路であり、回路Ｂ
はメモリに几ｅａｄ／Ｗｒｉｔｅを行うための通常の論
理回路である。回路Ａは、入力される電圧が規定電圧以
上になると７オトカプラ２内のトランジスタをオンして
チップセレクト端子Ｃ８１ｔ−Ｌｏｗ Ｌｅｖｅｌにす
ることによって、電源投入時におけるＣ８２の不安定な
動き（第２図に示す）による誤動作を防いでいる。しか
し、チップセレクト端子が１個のメモリに対しては、こ
の回路は適用できない。そこで、従来チップセレクト端
子Ｃ８が１個のメモリ１’に対しては、第３図のように
回路Ａと回路Ｂとを、ＯＲゲート３を通じてチップセレ
クト端子Ｃ８に結線することにより、電源投入時のメモ
リ１′の誤動作を防いでいる。しかし、誤動作を防止す
るためにＯＲゲート３にもバッテリーバックアップが必
要となり、電池４の消費電力が大きくなるという欠点が
あった。
リ１への誤書込みを防止するためのチップセレクト端子
Ｃε（一般にＬｏｗレベルで書込みが許可される。）が
２個ある場合は、２つの回路で制御を行なっている。す
なわち、回路Ａは電源の立上シ／立下りにおけるメモリ
の誤動作（誤書込み）を防ぐための回路であり、回路Ｂ
はメモリに几ｅａｄ／Ｗｒｉｔｅを行うための通常の論
理回路である。回路Ａは、入力される電圧が規定電圧以
上になると７オトカプラ２内のトランジスタをオンして
チップセレクト端子Ｃ８１ｔ−Ｌｏｗ Ｌｅｖｅｌにす
ることによって、電源投入時におけるＣ８２の不安定な
動き（第２図に示す）による誤動作を防いでいる。しか
し、チップセレクト端子が１個のメモリに対しては、こ
の回路は適用できない。そこで、従来チップセレクト端
子Ｃ８が１個のメモリ１’に対しては、第３図のように
回路Ａと回路Ｂとを、ＯＲゲート３を通じてチップセレ
クト端子Ｃ８に結線することにより、電源投入時のメモ
リ１′の誤動作を防いでいる。しかし、誤動作を防止す
るためにＯＲゲート３にもバッテリーバックアップが必
要となり、電池４の消費電力が大きくなるという欠点が
あった。
従って本発明の目的は、１個のチップセレクト端子を持
つ回路のバッテリーバックアップに要する消費電力を低
減することにある。
つ回路のバッテリーバックアップに要する消費電力を低
減することにある。
本発明によれば、選択信号を発生する論理回路と、この
回路の電圧が規定電圧に達したことを検出する手段とを
電気的に直列に接続してチップセレクト端子に与え、論
理回路が規定電圧に達した時にのみ選択信号を与えるこ
とを特徴とするチップセレクト制御回路が得られる。
回路の電圧が規定電圧に達したことを検出する手段とを
電気的に直列に接続してチップセレクト端子に与え、論
理回路が規定電圧に達した時にのみ選択信号を与えるこ
とを特徴とするチップセレクト制御回路が得られる。
次に、本発明の一実施例を示す第４図を参照して本発明
の詳細な説明する。
の詳細な説明する。
電圧比較器５は入力電源（装置電源）が４．５Ｖ以上に
なったことを検出してその出力をＬｏｗレベルにする。
なったことを検出してその出力をＬｏｗレベルにする。
しかし、電圧比較器５の電源電圧も同時に立上るため、
電源投入直後において、その出力が不安定になり、場合
によっては入力電源が４，５Ｖ以下にもかかわらずその
出力がＬｏｗレベルになることがある。この状態におい
ても、フォトカプラ６の一次側に電流が流れないように
、ツェナーダイオードＺＤを直列に挿入している。ダイ
オード７ｉ’ｉ５Ｖ電源が入ったときに、メモリ１′が
動作するのに十分なｔ源を供給できるようにたとえば、
ショットキーダイオードが用いられる。ダイオード８は
、入力電源が規定電圧以下のときに、メモリ１′のデー
タ保持をするのに十分な電圧をバッテリー９より供給す
るために設けられている。７オトカプラ６のエミッタ端
子は、オープンコレクタタイプのトランジスタ１０のコ
レクタ端子に接続されている。従ってフォトカプラ６内
のトランジスタはそのオン・オフをトランジスタ１０に
より規制されている。抵抗Ｒは、はぼ電源電圧に等しい
Ｈｉｇｈレベルの入力信号をチップセレクト端子Ｃ８に
与えるために設けられ、これによりスタンバイ時の電源
電流を最小にすることができる。
電源投入直後において、その出力が不安定になり、場合
によっては入力電源が４，５Ｖ以下にもかかわらずその
出力がＬｏｗレベルになることがある。この状態におい
ても、フォトカプラ６の一次側に電流が流れないように
、ツェナーダイオードＺＤを直列に挿入している。ダイ
オード７ｉ’ｉ５Ｖ電源が入ったときに、メモリ１′が
動作するのに十分なｔ源を供給できるようにたとえば、
ショットキーダイオードが用いられる。ダイオード８は
、入力電源が規定電圧以下のときに、メモリ１′のデー
タ保持をするのに十分な電圧をバッテリー９より供給す
るために設けられている。７オトカプラ６のエミッタ端
子は、オープンコレクタタイプのトランジスタ１０のコ
レクタ端子に接続されている。従ってフォトカプラ６内
のトランジスタはそのオン・オフをトランジスタ１０に
より規制されている。抵抗Ｒは、はぼ電源電圧に等しい
Ｈｉｇｈレベルの入力信号をチップセレクト端子Ｃ８に
与えるために設けられ、これによりスタンバイ時の電源
電流を最小にすることができる。
次にこの回路の動作について説明する。装置電源が投入
されると、電圧比較器５は入力電源が４．５Ｖ以上にな
ったときに出力をＬｏｗレベルにする。
されると、電圧比較器５は入力電源が４．５Ｖ以上にな
ったときに出力をＬｏｗレベルにする。
それによって、フォトカプラー６の一次（１１１１のダ
イオードが発光し、二次側のトランジスタがＯＮになる
。それまでの間に、電源投入によってたとえ論理回路１
１が誤動作したとしても、メモリ１′のチップセレクト
端子Ｃ８へのＨ４ｇｈレベル信号の供給には何ら影替す
ることはない。
イオードが発光し、二次側のトランジスタがＯＮになる
。それまでの間に、電源投入によってたとえ論理回路１
１が誤動作したとしても、メモリ１′のチップセレクト
端子Ｃ８へのＨ４ｇｈレベル信号の供給には何ら影替す
ることはない。
本発明は以上説明したように、オープンコレクタタイプ
のトランジスタを用いてフォトカプラーの動作を禁御し
たことによって、電源投入時におけるバッテリバックア
ップ回路の誤動作を生じることなく、チップセレクト端
子が１個のメモ１）等の回路を制御することができる。
のトランジスタを用いてフォトカプラーの動作を禁御し
たことによって、電源投入時におけるバッテリバックア
ップ回路の誤動作を生じることなく、チップセレクト端
子が１個のメモ１）等の回路を制御することができる。
第１図、第２図および第３図は、従来のチック。
セレクト端子のノ（、テリツクツクアップ回路を示す図
、第４図は、本発明の−実り例を示す図である。 １１・・・・・・メモ１ハ ５・・・・・・電圧比較器
、６・・・・・・フォトカプラ、７．８・・・・・・ダ
イオード、９・・・・・・／（ノテＩＪＩＩ源、１０・
・・・・・トランジスタ、１１・・・・・・論理回路。
、第４図は、本発明の−実り例を示す図である。 １１・・・・・・メモ１ハ ５・・・・・・電圧比較器
、６・・・・・・フォトカプラ、７．８・・・・・・ダ
イオード、９・・・・・・／（ノテＩＪＩＩ源、１０・
・・・・・トランジスタ、１１・・・・・・論理回路。
Claims (1)
- 選択信号を発生する論理回路と、前記論理回路の電源電
圧が規定動作電圧に達したことを検出する手段とを電気
的に直列に接続してチップセレクト端子に与えることを
特徴とするチップセレクト制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140702A JPS5930284A (ja) | 1982-08-13 | 1982-08-13 | チツプセレクト制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140702A JPS5930284A (ja) | 1982-08-13 | 1982-08-13 | チツプセレクト制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5930284A true JPS5930284A (ja) | 1984-02-17 |
| JPS6226111B2 JPS6226111B2 (ja) | 1987-06-06 |
Family
ID=15274741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57140702A Granted JPS5930284A (ja) | 1982-08-13 | 1982-08-13 | チツプセレクト制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930284A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6364693A (ja) * | 1986-09-04 | 1988-03-23 | Alps Electric Co Ltd | スタテイツクｒａｍのバツテリ−バツクアツプ回路 |
| US5471432A (en) * | 1991-02-12 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having address transition and supply voltage detecting circuits |
| CN109783415A (zh) * | 2018-11-23 | 2019-05-21 | 山东航天电子技术研究所 | 一种修正处理器bm3803读时序的装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53142141A (en) * | 1977-05-18 | 1978-12-11 | Hitachi Ltd | Static semiconductor memory |
| JPS5693175A (en) * | 1979-12-25 | 1981-07-28 | Fujitsu Ltd | Semiconductor memory device |
-
1982
- 1982-08-13 JP JP57140702A patent/JPS5930284A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53142141A (en) * | 1977-05-18 | 1978-12-11 | Hitachi Ltd | Static semiconductor memory |
| JPS5693175A (en) * | 1979-12-25 | 1981-07-28 | Fujitsu Ltd | Semiconductor memory device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6364693A (ja) * | 1986-09-04 | 1988-03-23 | Alps Electric Co Ltd | スタテイツクｒａｍのバツテリ−バツクアツプ回路 |
| US5471432A (en) * | 1991-02-12 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having address transition and supply voltage detecting circuits |
| CN109783415A (zh) * | 2018-11-23 | 2019-05-21 | 山东航天电子技术研究所 | 一种修正处理器bm3803读时序的装置 |
| CN109783415B (zh) * | 2018-11-23 | 2022-05-27 | 山东航天电子技术研究所 | 一种修正处理器bm3803读时序的装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6226111B2 (ja) | 1987-06-06 |
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