JPS58218096A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS58218096A JPS58218096A JP57102450A JP10245082A JPS58218096A JP S58218096 A JPS58218096 A JP S58218096A JP 57102450 A JP57102450 A JP 57102450A JP 10245082 A JP10245082 A JP 10245082A JP S58218096 A JPS58218096 A JP S58218096A
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- Japan
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- charging current
- digit
- potential
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はMOS(メタル・オキサイド・セミ装置、特に
ランダム・アクセス・メモリ(RAM)に関し、さらに
詳しくはRAMにおけるデジット線の容量特性の改善に
関するものである。
ランダム・アクセス・メモリ(RAM)に関し、さらに
詳しくはRAMにおけるデジット線の容量特性の改善に
関するものである。
近年、半導体記憶装置は、種々の関連技術の進歩に伴っ
て集積密度を増してきているが、集積密度の増加は、同
時に種々の問題を惹起する。例えば、高速動作・低消費
電力は半導体記憶装置に要求される重要な特性であるが
、集積密−゛の増加は、これら二つの特性の改善をはば
む要因となる。
て集積密度を増してきているが、集積密度の増加は、同
時に種々の問題を惹起する。例えば、高速動作・低消費
電力は半導体記憶装置に要求される重要な特性であるが
、集積密−゛の増加は、これら二つの特性の改善をはば
む要因となる。
次に、これを従来装置により説明す永。従来装置の例と
しては、0MO8(相補形MOB )′構成の記憶装置
を用いるものとする。
しては、0MO8(相補形MOB )′構成の記憶装置
を用いるものとする。
第1図は従来の記憶装置の部分回路図であ諷。
第1図において、vcc は電源、GNDはグランド、
WL、、〜wL、nHワード線、DG、 4、Dell
はデジット線、DB、、i、はり一ド・データ・バス線
、Pllはプリチャージ回路、C4,〜C,nはメモリ
・セル、111〜lhsは節点、QPI 1、Q”12
はPチャンネル・トランジスタ% QNN〜QN+7は
Nチャンネル・トランジスタである。メモリ・セル01
2〜0.nハメモリ・セルC11と同じ構成となってい
る。センス・アンプSム1.は6個のNチャンネル・ト
ランジスタQNjS〜Qll、7で構成され、列デコー
ダの出力信号Y11で制御される。
WL、、〜wL、nHワード線、DG、 4、Dell
はデジット線、DB、、i、はり一ド・データ・バス線
、Pllはプリチャージ回路、C4,〜C,nはメモリ
・セル、111〜lhsは節点、QPI 1、Q”12
はPチャンネル・トランジスタ% QNN〜QN+7は
Nチャンネル・トランジスタである。メモリ・セル01
2〜0.nハメモリ・セルC11と同じ構成となってい
る。センス・アンプSム1.は6個のNチャンネル・ト
ランジスタQNjS〜Qll、7で構成され、列デコー
ダの出力信号Y11で制御される。
次にこの装置の動作を説明する。
第2図は本装置の動作タイミングを示す図であり、充電
期間の後にメモリ・、::、、、?ルO1,が選択され
、メモリ・セル’11の情報かり、、□ニド・データ・
バス冒 @DB、、DB に伝達されて出力に読み出されるま
丙 での動作について示している。
期間の後にメモリ・、::、、、?ルO1,が選択され
、メモリ・セル’11の情報かり、、□ニド・データ・
バス冒 @DB、、DB に伝達されて出力に読み出されるま
丙 での動作について示している。
今、第1図において、メモリ・セルC11のm点’++
には“′0”レベルが、また節点N12には”1#レベ
ルが保持されているものとする。このため、Pチャンネ
ル・トランジスタQP4.とNチャンネル・トランジス
タQN14はオン状態にあり、Pチャンネル・トランジ
スタQP、2トNチャンネル・トランジスタQ’tsは
オフ状態にある。
には“′0”レベルが、また節点N12には”1#レベ
ルが保持されているものとする。このため、Pチャンネ
ル・トランジスタQP4.とNチャンネル・トランジス
タQN14はオン状態にあり、Pチャンネル・トランジ
スタQP、2トNチャンネル・トランジスタQ’tsは
オフ状態にある。
まず、時刻T21でプリチャージ回路P11がデジット
線の充電を開始し、デジット線の電位が電源電位V。0
と同電位になる時刻T2゜でデジット線の充電を終了す
る。デジット線の充電電流を工dg2とすると、この充
電電流工dg2 はピーク値工p2を生じる。ここで、
充電電流工4g20時間的な平均値(以下、平均充電電
流という)はデジット線の持つ容量値に依存し、ピーク
値工p2は充電時間(時刻T21からT22ま下の時間
)およびデジット線の持つ容量値に依存する。そして平
均充電電流工dg2、ピーク値工p2は峠、にデジット
線の持つ容量値が大きいほど大きい−、:4なり、した
がって、同一デジ□・・1 ット線に配置されるメモリ・セルの数が多くなるほど、
充電電流工dg2およびピーク値工p2は大きくなる。
線の充電を開始し、デジット線の電位が電源電位V。0
と同電位になる時刻T2゜でデジット線の充電を終了す
る。デジット線の充電電流を工dg2とすると、この充
電電流工dg2 はピーク値工p2を生じる。ここで、
充電電流工4g20時間的な平均値(以下、平均充電電
流という)はデジット線の持つ容量値に依存し、ピーク
値工p2は充電時間(時刻T21からT22ま下の時間
)およびデジット線の持つ容量値に依存する。そして平
均充電電流工dg2、ピーク値工p2は峠、にデジット
線の持つ容量値が大きいほど大きい−、:4なり、した
がって、同一デジ□・・1 ット線に配置されるメモリ・セルの数が多くなるほど、
充電電流工dg2およびピーク値工p2は大きくなる。
時刻T2□の後では、選択されたワード#WLIIの電
位が上昇を開始し、ワード線WL、、の電位がNチャン
ネル・トランジスタQN11 % QM12のスレッシ
曹ルド電圧vtnと等しくなる時刻T25で、Nチャン
ネル・トランジスタQN12がオンとなり、デジット線
DG、、の電位は降下を開始する。一方、Nチャンネル
・トランジスタQN11は、節点N12が″″1m1m
レベルためオフとなっておシ、デジット線DG、、の電
位は電源電位V。0のtま変化しない。
位が上昇を開始し、ワード線WL、、の電位がNチャン
ネル・トランジスタQN11 % QM12のスレッシ
曹ルド電圧vtnと等しくなる時刻T25で、Nチャン
ネル・トランジスタQN12がオンとなり、デジット線
DG、、の電位は降下を開始する。一方、Nチャンネル
・トランジスタQN11は、節点N12が″″1m1m
レベルためオフとなっておシ、デジット線DG、、の電
位は電源電位V。0のtま変化しない。
ここで、デジット線DG、 、の電位の降下速度すなわ
ち情報の伝達速度は、デジット線の持つ容量値に、依存
し、デジット線の持つ容量値が小さいほどデジット線の
電位の降下速度が速くなり、したがって情報の伝達速度
が速くなる。
ち情報の伝達速度は、デジット線の持つ容量値に、依存
し、デジット線の持つ容量値が小さいほどデジット線の
電位の降下速度が速くなり、したがって情報の伝達速度
が速くなる。
こ、のよ、うに、時刻T25以後では、デジッ)#DG
、。
、。
の電位が時間とともに降下し、デジット線DG、、とD
G・・0電位差が”きく7′″rln<・ そし1・時
刻”24で、前記デジッ)線DG+tとil、の電位差
がセンス・アンプ8A4.を正常に動作させることがで
きる大きさとなる。この時に、センス・アンプ8A、、
の制御信号である列デコーダの出力信号Y1+の電位が
10#レベルから@1#レベルになり、Nチャンネル・
トランジスタQN17がオンとなり、センス・アンプ8
A、、が動作を開始する。センス・アンプ8A、、によ
りデジット線の情報は増幅されてリード・データ・バス
線DB、、DB、の電位差となって伝わる。この情報を
出力回路を通してデータ出力端子に出力し、メモリ・セ
ルO2,の情報の読出しが完了する。
G・・0電位差が”きく7′″rln<・ そし1・時
刻”24で、前記デジッ)線DG+tとil、の電位差
がセンス・アンプ8A4.を正常に動作させることがで
きる大きさとなる。この時に、センス・アンプ8A、、
の制御信号である列デコーダの出力信号Y1+の電位が
10#レベルから@1#レベルになり、Nチャンネル・
トランジスタQN17がオンとなり、センス・アンプ8
A、、が動作を開始する。センス・アンプ8A、、によ
りデジット線の情報は増幅されてリード・データ・バス
線DB、、DB、の電位差となって伝わる。この情報を
出力回路を通してデータ出力端子に出力し、メモリ・セ
ルO2,の情報の読出しが完了する。
以上はメモリ・セルC11の節点に1o“レベルが、そ
七て節点N12に”1#レベルが保持されている場合に
ついて説明したが、メモリ・セルcttの節点NItに
′1#レベルが、そして節点N、2K“0#レベルが保
持されている場合の動作についても同様である。
七て節点N12に”1#レベルが保持されている場合に
ついて説明したが、メモリ・セルcttの節点NItに
′1#レベルが、そして節点N、2K“0#レベルが保
持されている場合の動作についても同様である。
以上に説明した従来の記憶装置では、デジット線の持つ
容量値が増大することにより、次に述べる三つの欠点が
生ずる。
容量値が増大することにより、次に述べる三つの欠点が
生ずる。
一つは、デジット線の充電電流が大きくなシ、回路の低
電力化に対して不利となることである。
電力化に対して不利となることである。
また、一つは、デジット線の充電時間が一定でおれば、
デジット線の充電電流のピーク値力;大きくなり、それ
によって種々の有害なノイズが発生し、好ましくないこ
とである。さらに、一つは、デジット線の電位の降下速
度の低下により、次段のセンス・アンプの動作開始が遅
れ、回路の高速(tに対して不利となることである。
デジット線の充電電流のピーク値力;大きくなり、それ
によって種々の有害なノイズが発生し、好ましくないこ
とである。さらに、一つは、デジット線の電位の降下速
度の低下により、次段のセンス・アンプの動作開始が遅
れ、回路の高速(tに対して不利となることである。
近年、半導体記憶装置は大容量化が進み、ワード線の本
数が増大し、これに伴ってデジット線の持つ容量値が増
大する傾向にある。故に、従来装置の場合には、前述の
三つの欠点が半導体記憶装置0大容量イヒを進″″上1
−7″″障害とな′″′C″る。
数が増大し、これに伴ってデジット線の持つ容量値が増
大する傾向にある。故に、従来装置の場合には、前述の
三つの欠点が半導体記憶装置0大容量イヒを進″″上1
−7″″障害とな′″′C″る。
本発明の目的は、デジット線の持つ容量値を軽減するこ
とによって、f 971.、、’)jf、、””、#l
の平均充電電流とデジット線の充電電流のピーク値とを
軽減し、かつデジット線の電位の降下速度の遅れを改善
した高速動作が可能な半導体記憶装置を提供することに
ある。
とによって、f 971.、、’)jf、、””、#l
の平均充電電流とデジット線の充電電流のピーク値とを
軽減し、かつデジット線の電位の降下速度の遅れを改善
した高速動作が可能な半導体記憶装置を提供することに
ある。
本発明は、行と列に配置されるメモリ・セルの配列を持
つものであって、同一デジット線の第1、第2、第3の
節点において、第1のトランジスタのソースを上記第1
の節点に、ゲートをアドレス信号で制御される信号に、
ドレインを上記第2の節点に各々接続し、上記第2の節
点をセンス・アンプの入力に接続し、第2のトランジス
タのソースを上記第2の節点に、ゲートを上記アドレス
信号の逆相のアドレス信号で制御される信号に、ドレイ
ンを上記第3の節点に各々接続して構成され、上記第1
のトランジスタのソースに続くデジット線に接続される
メモリ・セルが選択されるとき、上記第1のトランジス
タが導通し、上記第2のトランジスタが非導□通し、上
記第2のトランジスタ。)’V47□、1..シ、7)
illに!□ゎ2+ ) % 17・セルが選択される
λとき、上記第1のトランジスタが非導通し、上記第2
のトランジスタが導通することを特徴とする。
つものであって、同一デジット線の第1、第2、第3の
節点において、第1のトランジスタのソースを上記第1
の節点に、ゲートをアドレス信号で制御される信号に、
ドレインを上記第2の節点に各々接続し、上記第2の節
点をセンス・アンプの入力に接続し、第2のトランジス
タのソースを上記第2の節点に、ゲートを上記アドレス
信号の逆相のアドレス信号で制御される信号に、ドレイ
ンを上記第3の節点に各々接続して構成され、上記第1
のトランジスタのソースに続くデジット線に接続される
メモリ・セルが選択されるとき、上記第1のトランジス
タが導通し、上記第2のトランジスタが非導□通し、上
記第2のトランジスタ。)’V47□、1..シ、7)
illに!□ゎ2+ ) % 17・セルが選択される
λとき、上記第1のトランジスタが非導通し、上記第2
のトランジスタが導通することを特徴とする。
次に本発明を図面に基づいて説明する。
第3図は本発明実施例装置の列方向メモIJ・セルの部
分回路図を示すものである。
分回路図を示すものである。
w、6図に□おいて、vcoは電源、GNDはグランド
s WL511〜WL 51ns WL 321〜WL
32nはワーF II s I)Gsss而5’面
、DG52、DG3□はデジット線、DBS、DBSは
リード・データ・ノ(ス線、P5.はプ1]チャージ回
路、0,1.〜C3in % ’521〜’12nは
メモIJ・セル、8A!Itはセンスづンプ、QP31
”” QP56はPチャンネル・トランジスタ、QN
st〜Q”57はNチャンネル・トランジスタ、1Ja
t〜xhsは節点、L51 、”32はディレィ回路で
ある。
s WL511〜WL 51ns WL 321〜WL
32nはワーF II s I)Gsss而5’面
、DG52、DG3□はデジット線、DBS、DBSは
リード・データ・ノ(ス線、P5.はプ1]チャージ回
路、0,1.〜C3in % ’521〜’12nは
メモIJ・セル、8A!Itはセンスづンプ、QP31
”” QP56はPチャンネル・トランジスタ、QN
st〜Q”57はNチャンネル・トランジスタ、1Ja
t〜xhsは節点、L51 、”32はディレィ回路で
ある。
メモルセルC54,は、2個のPチャンネル・トランジ
スタQP31 % QP52および4個のNチャンネル
・トランジスタQ”51〜QN!14で構成され、メモ
リ・セルC5,2〜c!11n s ”521〜032
nはメモ1)・′セルC51,と同じ構成を有する。セ
ンス・アンプ111A slは、3個のNチャンネル・
トランジスタQNS5〜Q”37で構成され、列デコー
ダの出力信号ystで制御される。
スタQP31 % QP52および4個のNチャンネル
・トランジスタQ”51〜QN!14で構成され、メモ
リ・セルC5,2〜c!11n s ”521〜032
nはメモ1)・′セルC51,と同じ構成を有する。セ
ンス・アンプ111A slは、3個のNチャンネル・
トランジスタQNS5〜Q”37で構成され、列デコー
ダの出力信号ystで制御される。
4個のPチャンネル・トランジスタQF!$5〜Q−P
56は、1組のデジット線をDG、、とDG、2とに、
またis、と茄、2とに分割する。ここで、DG、、、
DG、。
56は、1組のデジット線をDG、、とDG、2とに、
またis、と茄、2とに分割する。ここで、DG、、、
DG、。
を上側のデジット線、DG52 、”82を下側のデジ
ット線と呼ぶ。
ット線と呼ぶ。
QW、いcw、2は上記4個のトランジスタcLPss
〜QPS6のゲート制御信号であり、上側のデジット線
につ表がるメモリ・セルの一つが選択された時にはOf
、、が′0#レベルに、そしてcw、2が“1″レベル
になり、下側のデジット線につながるメモリ・セルの一
つが選択された時にはCOW、、が1”レベルに、そし
てCW、が10#レベルにな□るように、互いに逆相の
アドレス信号A%1、” 5.で制御される。
〜QPS6のゲート制御信号であり、上側のデジット線
につ表がるメモリ・セルの一つが選択された時にはOf
、、が′0#レベルに、そしてcw、2が“1″レベル
になり、下側のデジット線につながるメモリ・セルの一
つが選択された時にはCOW、、が1”レベルに、そし
てCW、が10#レベルにな□るように、互いに逆相の
アドレス信号A%1、” 5.で制御される。
次に、本実施例装置の動作を説明する。
第3図において、メモリ・セル03+1 が選択され、
メモリ・セル06,1の情報がリード・データ・パス線
DB、、DB、に伝達されて出力に読み出され・るまで
の動作について、第4図に示した本装置の動作タイミン
グ図を用いて説明する。
メモリ・セル06,1の情報がリード・データ・パス線
DB、、DB、に伝達されて出力に読み出され・るまで
の動作について、第4図に示した本装置の動作タイミン
グ図を用いて説明する。
今、メモリ・セルO34,の節点”51に“0″レベル
が、また節点N!2に″1”レベルが保持されていると
し、前サイクルにおいては上側のデジット線につながる
メモリ・セルの一つが選択されたものとする。
が、また節点N!2に″1”レベルが保持されていると
し、前サイクルにおいては上側のデジット線につながる
メモリ・セルの一つが選択されたものとする。
まず、時刻T40においてプリチャージ回路P、。
が動作を開始して、デジット線DG、、、DG、、 、
DG、2、稲、2の充電を行い、デジット線の電位がV
。0と同電位になる時刻T41でデジット線の充電を終
了する。この充電期間T4G = T41においては制
御信号1 cw、、 、aw、 II共に10”レベルとなってい
る。この場合、切換え用のトランジスタQPSS〜QP
Hh全てオンとなっているが、前サイクルで選択され′
− なかった下側のデジット線DG 、 DG3□は共に
V。。
DG、2、稲、2の充電を行い、デジット線の電位がV
。0と同電位になる時刻T41でデジット線の充電を終
了する。この充電期間T4G = T41においては制
御信号1 cw、、 、aw、 II共に10”レベルとなってい
る。この場合、切換え用のトランジスタQPSS〜QP
Hh全てオンとなっているが、前サイクルで選択され′
− なかった下側のデジット線DG 、 DG3□は共に
V。。
―[・こ
電位にあるため、第4図に示オ充電電流”dg4は上側
のデジット線の充電電流?菰、で構成されている。
のデジット線の充電電流?菰、で構成されている。
したがって、充電電流のピーク値Ipaもそれに対応し
たものとなる。
たものとなる。
次に、入力されたアドレス信号に応じてメモリ・セ、1
ルC61,が選択される。時刻T4□では行アドレスで
制御される下側のデジット線の切換え信号CW、が“0
#レベルから”1#レベルに変化し、下側のデジット線
の切換え用のトランジスタQPS5、QPS6はオフと
なる。続いてワード線WL、、、の電位′が上昇を開始
するが、これ以降の読出し完了までの動作については、
前記従来例で説明したものと同じであるので、これ以上
の詳細な説明は省く。
ルC61,が選択される。時刻T4□では行アドレスで
制御される下側のデジット線の切換え信号CW、が“0
#レベルから”1#レベルに変化し、下側のデジット線
の切換え用のトランジスタQPS5、QPS6はオフと
なる。続いてワード線WL、、、の電位′が上昇を開始
するが、これ以降の読出し完了までの動作については、
前記従来例で説明したものと同じであるので、これ以上
の詳細な説明は省く。
以上に説明した本発明実施例装置は、従来装置に比べて
、次のような利点を有する。
、次のような利点を有する。
まず、デジット線の平均充電電流および充電電流のピー
ク値の改善について述べると、従来装置では、同一デジ
ット線においてデジツHgl全体を充電していたが、本
発明実施例装置では、同一デジット線を切換えトランジ
スタによって上側のデー//)M、:Tl1tlあパア
、211よ□11.い、えゎ、anoケイ)・”:;
T RNヶゎヵヵ、つぇ、d−EIJ−セルに接続され
ている側のデジット線は”1″レベルを保ったままであ
り、改めて充電を必要としない。したがって本発明実施
例装置によれば、従来装置と比較して、デジット線の平
均充電電流および充電電流のピーク値は概略半分となり
、大幅な軽減を図ることができる。
ク値の改善について述べると、従来装置では、同一デジ
ット線においてデジツHgl全体を充電していたが、本
発明実施例装置では、同一デジット線を切換えトランジ
スタによって上側のデー//)M、:Tl1tlあパア
、211よ□11.い、えゎ、anoケイ)・”:;
T RNヶゎヵヵ、つぇ、d−EIJ−セルに接続され
ている側のデジット線は”1″レベルを保ったままであ
り、改めて充電を必要としない。したがって本発明実施
例装置によれば、従来装置と比較して、デジット線の平
均充電電流および充電電流のピーク値は概略半分となり
、大幅な軽減を図ることができる。
次に、一方のデジット線の電位が降下を開始する時刻か
ら双方のデジットaの電位差がセンス・アンプを正常に
動作させることが可能となる時刻までの時間Teaの改
善について述べると、充電電流の比較でも述べたように
本発明実施例装置の場合には、選択されるメモリ・セル
が上側・下側のいずれ側のデジット線に接続されている
かを検知して切換えトランジスタをオンまたはオフする
ことにより、デジット線の実効的な容量を概略半分と少
”なくすることが可能となり上記の時間TBaを従来装
置の場合と比べて大幅に短縮することができ、高速動作
が可能となる。
ら双方のデジットaの電位差がセンス・アンプを正常に
動作させることが可能となる時刻までの時間Teaの改
善について述べると、充電電流の比較でも述べたように
本発明実施例装置の場合には、選択されるメモリ・セル
が上側・下側のいずれ側のデジット線に接続されている
かを検知して切換えトランジスタをオンまたはオフする
ことにより、デジット線の実効的な容量を概略半分と少
”なくすることが可能となり上記の時間TBaを従来装
置の場合と比べて大幅に短縮することができ、高速動作
が可能となる。
なお、実施例装置では、列方向のメモリ・セルを上側と
下側の二つに分ける場合について説明したが、勿論、こ
のメモリ・セルの列を二つ以上に分割して、その分割し
たメモリ・セルのデジットSをそれぞれスイッチング・
トランジスタを介してセンス・アンプに接続するように
構成することも可能である。
下側の二つに分ける場合について説明したが、勿論、こ
のメモリ・セルの列を二つ以上に分割して、その分割し
たメモリ・セルのデジットSをそれぞれスイッチング・
トランジスタを介してセンス・アンプに接続するように
構成することも可能である。
また、実施例では、CMOB構成の記憶装置について説
明したが、本発明はこれに限定されるものでなく、本発
明の主旨を満たす範囲の様々な応用例が可能であること
は言うまでもない。
明したが、本発明はこれに限定されるものでなく、本発
明の主旨を満たす範囲の様々な応用例が可能であること
は言うまでもない。
以上に説明したように、本発明によればデジット線の実
効的な容量値を軽減する仁とが可能となり、デジット線
の平均充電電流およびデジット線の充電電流のピーク値
を軽減し、かつデジット線の電位の降下速度の高速化に
より、次段のセンス・アンプの動作開始時を速くするこ
とができ、従って高速動作が可能な半導体記憶装置を実
現できる。
効的な容量値を軽減する仁とが可能となり、デジット線
の平均充電電流およびデジット線の充電電流のピーク値
を軽減し、かつデジット線の電位の降下速度の高速化に
より、次段のセンス・アンプの動作開始時を速くするこ
とができ、従って高速動作が可能な半導体記憶装置を実
現できる。
第1図は従来装置の部分回路図。
第2図は従来装置の動作タイミング図。
第5図は本発明実施例装置の部分回路図。
第4図は本実施例装置の動作タイミング図。
WL、、〜WL、n、 WL3.、〜WL、2n・=ワ
ード線、DGl、。 線、Pll 、”51・・・プリチャージ回路、011
〜0.n、’Ill 〜C52n”・メモリ・セル、S
A、1 、BASl”’センス・アンプ、Y+t %
ys、・・・列デコーダの出力信号、QP14、Q”1
2、QP、〜Q”56・・・Pチャンネル・トランジス
タ、QN11〜QN17 、’ QN、〜QN !17
・・・Nチャンネル、トランジスタ、NN−N16、N
31〜Nss ”・節点、X35、x、2・・・ディレ
ィ回路、A54、A31 ”’行アドレス信号、cw、
、 、aw、2・・・制御信号。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝 第 1 図 売 2 図
ード線、DGl、。 線、Pll 、”51・・・プリチャージ回路、011
〜0.n、’Ill 〜C52n”・メモリ・セル、S
A、1 、BASl”’センス・アンプ、Y+t %
ys、・・・列デコーダの出力信号、QP14、Q”1
2、QP、〜Q”56・・・Pチャンネル・トランジス
タ、QN11〜QN17 、’ QN、〜QN !17
・・・Nチャンネル、トランジスタ、NN−N16、N
31〜Nss ”・節点、X35、x、2・・・ディレ
ィ回路、A54、A31 ”’行アドレス信号、cw、
、 、aw、2・・・制御信号。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝 第 1 図 売 2 図
Claims (1)
- (1)行方向と列方向とに配列された多数のメモリセル
と、 上66列方向に配列されたメモリ・セルのデジット線に
接続されて上記メモリ・セルの記憶情報を読み出すセン
ス・アンプと、を備えた半導体記憶装置において、 1記列方向に配列されたメモリ・セルは複数の群に分割
され、 上記分割された各群メモリ・セルのデジット線と上記セ
ンス・アンプとを接続する各群毎のスイッチ回路を備え
、 上記各群のうちの一つの群に属するメ゛モリ・七−の記
憶情報を読み出すときには、その群に対iす□る上記ス
イッチ回路が閉じられ、その他の群に対応する上記スイ
ッチ回路が開かnるように構成されたこと−を特徴とす
る半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57102450A JPS58218096A (ja) | 1982-06-14 | 1982-06-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57102450A JPS58218096A (ja) | 1982-06-14 | 1982-06-14 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58218096A true JPS58218096A (ja) | 1983-12-19 |
JPH034994B2 JPH034994B2 (ja) | 1991-01-24 |
Family
ID=14327804
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57102450A Granted JPS58218096A (ja) | 1982-06-14 | 1982-06-14 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58218096A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5693175A (en) * | 1979-12-25 | 1981-07-28 | Fujitsu Ltd | Semiconductor memory device |
JPS5766587A (en) * | 1980-10-09 | 1982-04-22 | Fujitsu Ltd | Static semiconductor storage device |
-
1982
- 1982-06-14 JP JP57102450A patent/JPS58218096A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5693175A (en) * | 1979-12-25 | 1981-07-28 | Fujitsu Ltd | Semiconductor memory device |
JPS5766587A (en) * | 1980-10-09 | 1982-04-22 | Fujitsu Ltd | Static semiconductor storage device |
Also Published As
Publication number | Publication date |
---|---|
JPH034994B2 (ja) | 1991-01-24 |
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