JPS583321A - Data buffer circuit - Google Patents
Data buffer circuitInfo
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- JPS583321A JPS583321A JP56101123A JP10112381A JPS583321A JP S583321 A JPS583321 A JP S583321A JP 56101123 A JP56101123 A JP 56101123A JP 10112381 A JP10112381 A JP 10112381A JP S583321 A JPS583321 A JP S583321A
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Abstract
Description
本発明は出力に等価的に大き′＆警電電容量接続される
場合にもスイッチングの高速性が得られるバッファ回路
Ｋｌｌする。
データバスを経て送られて来た信号The present invention provides a buffer circuit Kll which can achieve high switching speed even when a large capacitance is connected to the output. signals sent via the data bus
【データバスに接続
される集積回路に入力させるのに先立って、出力バッフ
ァ回路が用いられている。この種の出力バッファ回路と
して、第１図に示されるものがある。この回路において
、ノア回路１からのハイレベルの信号（この時のＤＡＴ
ムも出力イネーブルもローレベルにある）によってエン
ハンスメント形Ｎチャンネル電界効果トランジスメ２ｔ
−オンに転じさせてデータ出力ライン３をチャージアッ
プさせて論理的なｗ−１ｍのレベル會該データ′出カラ
インに発生させようとしても、上記データ出力ライン３
に接続される回路が等価的に大きな静電容量を有する場
合には１、データ出力ライン３のチャージアップの立上
夛が緩慢になる。また、データ出力ライン３に論理的な
１０”のレベルを発生させるべくノア回路４の出力信号
によシエンハンスメント形Ｎチャンネル電界効果トラン
ジスタＩＳをオンに転じさせてデータ出力ライン３を放
電させる場合にも同様である。即ち、ムＣ４１性が悪い
。
これｔ改善すぺ〈トランジスタ２．５のディメンション
（例ＪＬｄ、電界効果トランジスタのチャンネル幅／チ
ャンネ、ル長を決める幾何学的大！匈を焚えてＡＣ特性
の改善を図ることも考えられるが、それに伴ってディメ
ンションによって決まる回路のＤＣ４Ｉ性がその所期の
特性とは異表る特性に変ってしまうので好會しく々い。
本発明は上述したような従来回路の有する欠点に着目し
て創案されたもので、その目的は出力信号の論理的＠１
”のレベルＮの立上りにこれを促進させる手段を用い、
會えその立下り時にもこれを促進させる手段を用いるこ
とによシ、スイッチングの高速性を向上させつつ、しか
もＤＣ％性の維持が図れるバツツア回路を提供するとと
Ｋある。
以下、添付！！１１ｗ１を参照し表から本発−〇−実施
例を説明する。
第２図において、６はノア回路で、このノア回路６０２
つの゛入力は各別に入力データ路（以下、Ｄム〒ム線に
ついて述べる。）７及び出力イネーブルＩ［８に＃続さ
れ、ノア回踏６の出力は二ンＩ・ンスメント形Ｎチャン
ネル電界効果トランジスタ〒１のゲート及びノア回路９
の一方の入力へＩＩ続されている。ノア回路９の他方の
入力は出力イネーブルｌ！８に接続されている。ノア回
路９の出力はエンハンスメント形Ｎチャンネル電界効果
トランジスタ〒２のゲートに接続されている。トランジ
スタＴ２のドレインとトランジスタＴ１のソースは共に
接続されて出力データ路（以下、Ｄムテム出力線につい
て述べる）１０例えば集積回路の論理入力へ接続されて
いる。トランジスタ〒１のドレインは電源ＶａＣに接続
され、トランジスタＴ２のソースは基準電位、即ちアー
ス電位に接続されている。
上記ＤＡＴＡ＠７及び出力イネーブル１１８から入力を
受けて入力データピット信号（以下、入力データ信号と
いう。）の始端でパルス状信号を発生する第１のパルス
発生ａ１ｍが参Ｎ４書号１１で示されており、このパル
ス発生回路１１の出力は充電促進回路１２の駆動入力へ
接続されている。
上記パルス発生回路１ＩＦｉ、例えば反転回路１３と３
人力ノア回路１４とで構成される微分回路であ抄、その
反転回路１３の入力は丁ττ】線７に接続され、その出
力は３人力ノア回路１４の第１の入力に接続されている
。ノア回路１４の第２及び第３の入力は各別ＫＤＡＴＡ
］ＩＩ７及び出カイネーブル纏８に接続されている。。
充電促進回路１２は例えば１電−ＶａｅｆＣドレイノを
１Ｉｌｌ、ソ、ｘをＤＡＴＡ出方１１１１０に接−し九
エンハンスメント形Ｎチャンネル電界効果トランジスタ
Ｔ３から成り、該トランジスタ〒３のゲートが充電促進
回路１２の駆動人力で、辷れは上述したツアー路１１の
出力に接続されている。
ノア回踏６の出力（入力データ信号の発生端）及び出力
イネ−プル纏８に＊統され、入力データ信号の終端にお
いてパルス状信号を発生する第２のパルス発生回路が参
照番号１５で示され、その出力が放電促進回路１６の駆
動人力Ｋ１１ｍ！されている。
第２０パルス発生回路１５は、例えば反転回路１７と３
人力ノア回路１８とで構成される微分回路から成シ、そ
の反転回路１７の入力は上述したノア回路６の出力に接
続され、その出力は３人力ノア１路１８の第１の入力に
接続されている。ノア回路１Ｂの第２及び第３の入力は
各別にノア回路６の出力及び出力イネーブル１Ｉ８ＫＩ
Ｉ絖されている。
放電促進回路１６は、例えばドレインをＤＡＴＡ出力線
１０に接続し、ソースを基準電位、例えばアース電位に
＊続したエンハンスメント％Ｎチャンーネル電界効果ト
ランジスタ！４からｆｉｌ＋、）？ンジスタＴ４のゲー
トが放電促進回路１６の駆動入力であ）、上述したノア
回路１８の出力Ｋｌｌ統されている。
上述した構成０木兄ＷＪ４回路の動作を以下に説明する
。
今壕でハイレベルにあつ九りムテムー７上の信号が四−
レベルにな）（第３図の（３−１））、出力イネーブル
ｍＳ上の信号が９−レベルにある（第３Ｅの（３−２）
）と、ノア回路６から第３図の（３−３）で示すよう
なハイレベルの信号が現われると共に、第１のパルス発
生間ｍ１ｌｌから第３図の（３−４）Ｋ示すようなパル
ス状信号が発生される。
ノア回路６からのハイレベルの出力信号によってトラン
ジスタ！１がオンに転じられてＤＡＴム出力ＩＩＩ Ｏ
１″ハイレベルにすぺ（これを充電する。
しかしながら、Ｄムテム出力１ｉ１０は等価的に大きな
静電容量１有しているから、ＤＡ？ム出カーｌＯのレベ
ルはトランジスタ！１のゲート電圧がハイレベルになっ
た時刻に、直ちにハイレベルに上昇せず、第８＠ｔ）Ｃ
３−７”）の点線で示すように所定のハイレベルになゐ
まで時間を要する。これが従来回路のムＣ４Ｉ性であっ
た。
本発明によれば、上述のように第１のパルス発生回路１
１かもパルス状信号が発生する。この信号ハトランジス
タ〒１のゲート電圧がハイレベルにまると岡−に発生し
て充電促進回路１２を璽ちに駆動する。具体的に嘗えば
、トランジスタテ′３のゲートに供給されるパルス状信
号によシ、該トランジスタテ３を一時的にオンに転せし
める。これによｊｌＤムテム出力＠１０の電圧レベルは
所定のハイレベル０方へ、第３図の（３−７）の集線で
示すように、急速に上昇する。換言すれば一バッファ回
路のムＣ４Ｉ性が向上し、従来回路よシ高速となる。こ
のような特性社トランジスタ〒３のディメンションを従
来通夛として得られるからバッファ回路のＤＣ％性を従
来過少でよく、何んらの変更も要しない。
鵞た、上述のように、ローレベルとなったＤムテム１１
７上の信号がハイレベルになると、ノア回路６の出力信
号がハイレベルから一一レベルとなる（第３図０（３−
３）参ＭＫ）一方、ノアＩ！賂９０出力信号が第３図の
（３−５）で示すようにローレベルからハイレベルとな
る。従って、トランジスタテ２がオンに＠（られてそれ
ｔでハイレベルにＩ−）＆Ｄム〒ム出力ｌ１１１０のレ
ベルは胃−レベルの方へ降下し始める。これと同時的に
、ノア回路６の出力Ｏ、ハイレベルかう闘−レベルへの
遷ＩＩＫ応答する第２のパルス発生回路１ｓが第＊＊の
（３−６）で示すようにそＯ出力にパルス状信号を発生
し、これを放電促進回路１６に供給するから、トランジ
スタテ４ｔオンにｔｔシてＤム！ムｌ１７０電位降下達
度を、第’３１１１０（３−７）の点−で示す＊＊から
その笑−で示す−−へ増大させる。こうして、木兄ｆ！
闘賂のムＣ４Ｉ性は改善される。換言すれば、＠路の動
作社高速になる。會た、こＯような特性はトランジスタ
〒２のデイメンジ目ン會費えることなく得られるから、
バッファ１ＩＩＩのＤＣ％性は従来過少でよく、その変
更１要しない。
上記実施例において、充電促進回路及び放電促進回路ｖ
ｔ１個の）ランジスｌで構成した具体例を説明したが、
２個以上であってもよい。
以上要するに、本発明によれば、Ｄム！ム出カーの立上
夛及び立下）がそれらの促進手段によシ促進させられる
Ｏて、バッファ回路のムＣ％性、即ちレベル遷移の高速
性が大幅に改善される。また、この効果は従来回路のＤ
Ｃ特性會何んら変更すること力く得られる。[Output buffer circuits are used prior to input to integrated circuits connected to the data bus. An example of this type of output buffer circuit is shown in FIG. In this circuit, a high level signal from NOR circuit 1 (DAT at this time
(both program and output enable are at low level), the enhancement type N-channel field effect transistor 2t
- Even if an attempt is made to turn on the data output line 3 and charge up the data output line 3 to generate a logical level w-1m on the data output line, the data output line 3
If the circuit connected to the data output line 3 has an equivalently large capacitance, the charge-up of the data output line 3 will rise slowly. Further, in order to generate a logical 10'' level on the data output line 3, the output signal of the NOR circuit 4 turns on the enhancement type N-channel field effect transistor IS and discharges the data output line 3. The same is true for the field effect transistor.In other words, the characteristics of the channel are poor.This is an improvement. Although it is conceivable to improve the AC characteristics by increasing the AC characteristics, this is undesirable because the DC4I characteristics of the circuit determined by the dimensions will change to characteristics different from the intended characteristics.The present invention is as described above. This was created by focusing on the drawbacks of conventional circuits such as
” using means to promote the rise of level N,
By using a means to promote this even at the time of falling, it is possible to provide a battle circuit that can improve switching speed and maintain DC percentage. Attached below! ! 11w1 and the present invention will be explained from the table. In FIG. 2, 6 is a NOR circuit, and this NOR circuit 602
The two inputs are each connected separately to an input data path (hereinafter the D beam will be described) 7 and an output enable I 8, and the output of the NOR circuit 6 is a two-channel field effect Gate of transistor 〒1 and NOR circuit 9
II is connected to one input of the. The other input of the NOR circuit 9 is the output enable l! 8 is connected. The output of the NOR circuit 9 is connected to the gate of an enhancement type N-channel field effect transistor 2. The drain of transistor T2 and the source of transistor T1 are connected together to connect an output data line (hereinafter referred to as the D mutem output line) 10 to, for example, a logic input of an integrated circuit. The drain of the transistor 〒1 is connected to the power supply VaC, and the source of the transistor T2 is connected to a reference potential, that is, the ground potential. The first pulse generation a1m that receives input from the DATA@7 and output enable 118 and generates a pulse-like signal at the starting edge of the input data pit signal (hereinafter referred to as input data signal) is indicated by No. 11 in Reference N4. The output of this pulse generation circuit 11 is connected to the drive input of the charging promotion circuit 12. The pulse generating circuit 1IFi, for example, the inverting circuits 13 and 3
The input of the inversion circuit 13 is connected to the line 7, and the output thereof is connected to the first input of the three-person NOR circuit 14. The second and third inputs of the NOR circuit 14 are each KDATA.
] II 7 and output enable cable 8 . . The charging promotion circuit 12 is composed of, for example, an enhancement type N-channel field effect transistor T3 with a 1VaefC drain electrode connected to the DATA output 11110, and the gate of the transistor T3 is connected to the charge promotion circuit 12. Driven manually, the traverse is connected to the output of the tour path 11 mentioned above. A second pulse generation circuit, which is connected to the output of the Noah circuit 6 (the generation end of the input data signal) and the output enable circuit 8 and generates a pulse-like signal at the end of the input data signal, is indicated by reference numeral 15. The output is the driving power K11m of the discharge promotion circuit 16! has been done. The 20th pulse generating circuit 15 includes, for example, the inverting circuits 17 and 3.
The input of the inversion circuit 17 is connected to the output of the above-mentioned NOR circuit 6, and the output is connected to the first input of the 3-way NOR circuit 18. ing. The second and third inputs of the NOR circuit 1B are respectively connected to the output of the NOR circuit 6 and the output enable 1I8KI.
I have been threaded. The discharge promotion circuit 16 is, for example, an enhancement%N channel field effect transistor whose drain is connected to the DATA output line 10 and whose source is connected to a reference potential, for example, ground potential. 4 to fil+,)? The gate of the transistor T4 is the drive input of the discharge promotion circuit 16), and is connected to the output Kll of the NOR circuit 18 described above. The operation of the WJ4 circuit having the above-described configuration will be explained below. The signal on Mutemu 7 is currently at a high level in the trench.
level) ((3-1) in Figure 3), and the signal on output enable mS is at 9-level ((3-2) in Figure 3E).
), a high-level signal as shown in (3-3) in Figure 3 appears from the NOR circuit 6, and a pulse as shown in (3-4)K in Figure 3 appears from m1ll during the first pulse generation. A signal is generated. Transistor by the high level output signal from NOR circuit 6! 1 is turned on and DAT mode output III O
1" to high level (charge this. However, since the D mutem output 1i10 has an equivalently large capacitance 1, the level of the DA mutem output 1i10 is determined by the gate voltage of the transistor !1. At the time when it reached a high level, it did not rise to a high level immediately, and the
As shown by the dotted line at 3-7"), it takes time to reach the predetermined high level. This is the characteristic of conventional circuits. According to the present invention, as described above, the first pulse generating circuit 1
1, a pulse-like signal is generated. This signal is generated when the gate voltage of the transistor 1 reaches a high level, and immediately drives the charging promotion circuit 12. Specifically, a pulsed signal supplied to the gate of transistor Te'3 temporarily turns on transistor Te'3. As a result, the voltage level of the jlD mutem output @10 rapidly rises toward the predetermined high level 0, as shown by the concentrated line (3-7) in FIG. In other words, the C4I performance of one buffer circuit is improved and the circuit becomes faster than the conventional circuit. Since the dimensions of such a characteristic transistor 〒3 can be obtained as conventionally, the DC% characteristic of the buffer circuit need not be conventionally too small, and no change is required. Well, as mentioned above, D Mutem 11 has become low level.
When the signal on 7 becomes high level, the output signal of NOR circuit 6 goes from high level to 11 level (Fig. 3 0 (3-
3) MK) On the other hand, Noah I! The signal 90 output signal changes from low level to high level as shown at (3-5) in FIG. Therefore, when transistor T2 is turned on, the level of output l1110 begins to fall toward the stomach level. At the same time, the second pulse generating circuit 1s, which responds to the transition of the output O of the NOR circuit 6 to the high level or the high level, changes to the output O as shown in the ** (3-6). Since a pulse-like signal is generated and supplied to the discharge promotion circuit 16, the transistor T4t is turned on and Dm! The M1170 potential drop level is increased from ** indicated by the point '31110 (3-7) to - indicated by the point '31110' (3-7). In this way, Ki-nii f!
The C4I nature of bribery will be improved. In other words, the motion of @road becomes faster. However, such characteristics can be obtained without increasing the size of the transistor 〒2, so
Conventionally, the DC percentage of buffer 1III may be too small, and there is no need to change it. In the above embodiment, the charge promotion circuit and the discharge promotion circuit v
I explained a specific example composed of t1 Rungis l,
There may be two or more. In summary, according to the present invention, Dm! Since the rise and fall of the output voltage signal is promoted by these promotion means, the performance of the buffer circuit, that is, the high speed of level transition, is greatly improved. Also, this effect is due to the D of the conventional circuit.
C characteristics can be easily changed in any way.
第１図は従来のデータバッファ１賂図、第ｔｍ１１社木
兄＠Ｏデーメパツ７丁回ａｍ、第３−は第２Ｅｌｌｌｌ
ｌｌ各郁Ｏ信号波形図である。
図中、６．９はノア回路、テ１．ｉ２はエンＩ・ンスメ
ント形Ｎチャンネル電界効果トランジスタ、７はデー！
入力路、１１は第１のパルス発生回路、１２は充電促進
回路、１Ｂは第２０パルス発生−路、１６は放電促進回
路である。
特許出■人 富士通株式金社
第１図
第２図
第３図Figure 1 is the conventional data buffer 1 diagram, tm11 company @ O Demepattu 7 times am, 3rd - is the 2nd Ellll
ll is a waveform diagram of each IkuO signal. In the figure, 6.9 is a NOR circuit, Te1. i2 is an enhancement type N-channel field effect transistor, and 7 is an enhancement type N-channel field effect transistor.
Input path 11 is a first pulse generation circuit, 12 is a charge promotion circuit, 1B is a 20th pulse generation path, and 16 is a discharge promotion circuit. Patent creator: Fujitsu Kinsha Ltd. Figure 1 Figure 2 Figure 3
Claims (1)
力デー！路を充電させ、上記入力データビット信号の＃
Ｉ端から上記出力データ路を放電させて上記入力データ
ビット信号を上記出力データ路に出力させるデータバッ
ファ回路において、上記入力データビット信号の始端で
第１のパルス発生回路からパルス状信号を発生させ、皺
信号に応答して充電促進回ｌＩｔ駆動し上記出力デー！
路の信号立上ａｔ遮め′る一方、上記入力データビット
信号ｔｖｌｌ＆端で第２のパルス発生回路からパルス状
信号管発生させ、該信号に応答して放電促進Ｉ略を駆動
し、上記出力データ路の信号立下〕を速めるように構成
し九こと１＊徽とするデーメパツファ１路。Output data from the beginning of the input data bit confidence from the input data path! # of the above input data bit signal
A data buffer circuit for discharging the output data path from the I terminal and outputting the input data bit signal to the output data path, wherein a pulse-like signal is generated from a first pulse generating circuit at the beginning of the input data bit signal. , the charging promotion circuit is driven in response to the wrinkle signal, and the above output data!
On the other hand, a pulsed signal tube is generated from the second pulse generation circuit at the input data bit signal tvll & end, and in response to the signal, the discharge acceleration I is driven, and the output The Demepacker 1 path is configured to speed up the signal fall of the data path.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101123A JPS583321A (en) | 1981-06-29 | 1981-06-29 | Data buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101123A JPS583321A (en) | 1981-06-29 | 1981-06-29 | Data buffer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583321A true JPS583321A (en) | 1983-01-10 |
| JPH0139244B2 JPH0139244B2 (en) | 1989-08-18 |
Family
ID=14292291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101123A Granted JPS583321A (en) | 1981-06-29 | 1981-06-29 | Data buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583321A (en) |
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