JPH0936310A

JPH0936310A - 半導体装置

Info

Publication number: JPH0936310A
Application number: JP17861995A
Authority: JP
Inventors: Hiroaki Yasushige; 博章安茂; Hiroyuki Miwa; 浩之三輪
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-07-14
Filing date: 1995-07-14
Publication date: 1997-02-07

Abstract

(57)【要約】【課題】温度変化に依存せず安定した抵抗値を保つこ
とができる抵抗素子を有する半導体装置を提供する。【解決手段】温度係数がα₁＝−α₂であり、抵抗値
Ｒ₂がＲ₁＝Ｒ₂である第１の抵抗体１１と第２の抵抗
体１２とを直列に接続させて抵抗素子１０にすること
で、温度変化に依存する各抵抗体の抵抗値の変化量の絶
対値を等しくする。これによって第１の抵抗体１１と第
２の抵抗体１２との合成抵抗になる抵抗素子１０の抵抗
値が温度変化に依存せず一定の値に保たれる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、抵抗素子を有する
半導体装置に関する。

【０００２】

【従来の技術】近年、半導体装置の高集積化及び高性能
化にともない、トランジスタのような受動素子だけでは
なく抵抗体のような能動素子においても、消費電力の低
減，設計マージンの緩和及び無調整化等の点から高精度
化が求められてきている。図９（１）には、抵抗素子を
有する半導体装置の要部平面図を示し、図９（２）に
は、そのＡ−Ａ’断面図を示した。

【０００３】これらの図に示すように、半導体装置に設
けられる抵抗素子９には、例えば基板９１上に酸化シリ
コン膜９２を介して成膜されたポリシリコン膜９３に不
純物９０ａを拡散させてなる抵抗体９０が用いられてい
る。例えばシート抵抗値ρｓ＝２ｋΩ／□のＰ型抵抗の
抵抗体９０にしたい場合には、ポリシリコン膜９３にＢ
Ｆ₂を３０ｋｅＶの注入エネルギーで４．５×１０¹⁴個
／cm²だけ導入し、このポリシリコン膜９３を所定の抵
抗幅Ｗと抵抗長Ｌとを有するようにエッチング加工した
ものを抵抗体９０として用いる。この抵抗体９０は、抵
抗幅Ｗと抵抗長Ｌとシート抵抗値ρｓとから、所定の抵
抗値を有するものになる。この抵抗体９０を半導体装置
に組み込む場合には、この抵抗体９０を絶縁膜９４で覆
い、当該絶縁膜９４に抵抗体９０に達するコンタクトホ
ール９５を抵抗体９０の両端に形成する。そして、この
コンタクトホール９５を埋め込む状態で２つの端子配線
９６形成する。

【０００４】

【発明が解決しようとする課題】しかし、上記のような
抵抗素子を有する半導体装置には、以下のような課題が
あった。すなわち、上記のようにポリシリコン膜中に不
純物を拡散させてなる抵抗体では、キャリア数及びキャ
リアの移動度が温度によって大きく変化する。例えば、
上記シート抵抗ρｓ＝２ｋΩ／□程度に設定したポリシ
リコン抵抗の温度係数は約−１３００ｐｐｍ／℃であ
り、一般的な半導体装置の動作補償温度範囲は−２０℃
〜７０℃である。このことから、上記温度範囲では上記
抵抗体からなる抵抗素子の抵抗値が約±６％の範囲で変
動する。

【０００５】上記のように抵抗素子の抵抗値がばらつく
と、半導体装置の精度がばらつくだけではなく半導体装
置の消費電力にばらつきが生じ、結果として半導体装置
の消費電力が増大する。このため、半導体装置には、上
記抵抗素子の温度変化による変動を補正するための回路
を上記抵抗素子と別に組み込む場合がある。しかし、こ
れは半導体装置の素子数を増大させ、半導体装置の高集
積化を妨げる要因になる。

【０００６】そこで、本発明の半導体装置は温度変化に
依存せず一定の抵抗値を保ことができる抵抗素子を有す
る半導体装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記の課題を解決するた
めの本発明の請求項１記載の半導体装置は、第１の抵抗
体とこれに接合する状態で配置されるかまたはこれに接
続される第２の抵抗体とからなる抵抗素子を備えてい
る。第２の抵抗体は、同一温度における抵抗値が当該第
１の抵抗体とほぼ等しく、温度係数の符号が当該第１の
抵抗体と逆でかつ温度係数の絶対値が当該第１の抵抗体
とほぼ等しいことを特徴としている。

【０００８】上記半導体装置では、第１の抵抗体とこれ
に接合する状態で配置されるかまたはこれに接続される
第２の抵抗体とからなる抵抗素子を備えていることか
ら、当該抵抗素子の抵抗値は第１の抵抗体の抵抗値と第
２の抵抗体の抵抗値との合成抵抗になる。第１の抵抗体
と第２の抵抗体とは、同一温度における抵抗値がほぼ等
しく、温度係数の符号が逆でかつ温度係数の絶対値がほ
ぼ等しいことから、温度変化によって第１の抵抗体と第
２の抵抗体とは逆方向に同じ大きさだけ抵抗値が変化す
る。したがって、第１の抵抗体と第２の抵抗体との抵抗
値がそれぞれの抵抗値の変化を補償しあってそれぞれの
抵抗値の変化を相殺する。このため、温度変化に起因す
る合成抵抗の変化はほぼ０になる。

【０００９】

【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図１（１）〜（３）は、第１実施例の
半導体装置の要部を示す図であり、先ずこれらの図と図
２の温度係数とシート抵抗値との関係を示すグラフとを
用いて第１実施例の半導体装置を説明する。尚、図１
（１）は半導体装置の要部平面図であり、図１（２）は
当該平面図のＡ−Ａ’断面図，図１（３）は当該平面図
のＢ−Ｂ’断面図である。

【００１０】図に示すように、この半導体装置は、第１
の抵抗体１１と第２の抵抗体１２とからなる抵抗素子１
０を備えたものである。第１の抵抗体１１の一端と第２
の抵抗体１２の一端とは接続配線１３で接続され、第１
の抵抗体１１の他端と第２の抵抗体１２の他端とにはそ
れぞれ端子配線１４，１５が接続され、これによって、
第１の抵抗体１１と第２の抵抗体１２とが直列に接続さ
れた状態になっている。

【００１１】上記第１の抵抗体１１は、例えば基板２１
の表面層に第１不純物１１ａを導入することによって形
成された拡散層からなるものであり、実効的な抵抗長が
Ｌ₁，抵抗幅がＷ₁に形成されたものである。ここで、
実効的な抵抗長Ｌ₁とは、例えば第１の抵抗体１１の両
端部に達するように形成されたコンタクトホール間の長
さとする。この第１の抵抗体１１は、第１不純物１１ａ
の種類と導入量とによって、温度係数がα₁，温度ｔ₀
におけるシート抵抗がρｓ₀₁に設定されたものであり、
上記抵抗長Ｌ₁，抵抗幅Ｗ₁及びシート抵抗ρｓ₀₁か
ら、温度ｔ₀における抵抗値がＲ₀₁になるものである。

【００１２】ここでは、例えば上記第１の抵抗体１１
は、シリコンからなる基板２１に第１不純物１１ａとし
てホウ素イオンを３５ｋｅＶの注入エネルギーで５×１
０¹³個／ｃｍ²イオン注入した後、アニール処理を行う
ことによって上記第１不純物１１ａを活性化させてなる
拡散層からなることとする。このように形成された第１
の抵抗体１１は、図２のグラフＡの点ａ₁に示すよう
に、温度係数α₁＝１３００ｐｐｍ，ｔ₀＝２５℃にお
けるシート抵抗値ρｓ₀₁＝６００Ω／□になり、ｔ ₀℃
における抵抗値Ｒ₀₁＝６００Ω／□×Ｌ₁／Ｗ₁の各抵
抗特性を有するものになる。

【００１３】また、第２の抵抗体１２は、例えば基板２
１上に酸化シリコン膜２２を介して配置されている。こ
の第２の抵抗体１２は、例えばポリシリコン膜２３に第
２不純物１２ａを導入してなるものであり、実効的な抵
抗長がＬ₂，抵抗幅がＷ₂に形成されたものである。こ
の第２の抵抗体１２は、第２不純物１２ａの種類と導入
量とによって、温度係数がα₂＝−α₁，温度ｔ₀にお
けるシート抵抗値がρｓ₀₂に設定され、さらに温度ｔ₀
における抵抗値がＲ₀₂＝Ｒ₀₁になるものである。

【００１４】ここでは、例えば上記第２の抵抗体１２
は、膜厚１５０ｎｍポリシリコン膜２３に第２不純物１
２ａとして２フッ化ホウ素イオンを３０ｋｅＶの注入エ
ネルギーで４．５×１０¹⁴個／ｃｍ²イオン注入した
後、アニール処理を行うことによって上記第２不純物１
２ａを活性化させてなるものとする。このように形成さ
れた第２の抵抗体１２は、図２のグラフＢの点ｂ₁に示
すように、温度係数α₂＝−１３００ｐｐｍ，温度ｔ₀
におけるシート抵抗値がρｓ₀₂＝２ｋΩ／□になる。ま
た、例えばここではレイアウト上の問題から第２の抵抗
体１２の実効的な抵抗長がＬ₂＝Ｌ₁に設定されている
こととし、抵抗幅をＷ₂＝（ρｓ₀₂／ρｓ₀₁）×Ｗ₁に
することで、Ｒ₀₂＝ρｓ₀₂×Ｌ₂／Ｗ₂＝Ｒ₀₁になるよ
うに設定されている。

【００１５】これらの第１の抵抗体１１と第２の抵抗体
１２とは絶縁膜２４で覆われている。そして、この絶縁
膜２４と酸化シリコン膜２２とに第１の抵抗体１１に達
するコンタクトホール２５と第２の抵抗体１２に達する
コンタクトホール２６とが形成され。これらのコンタク
トホール２５，２６を埋め込む状態で、上記接続配線１
３及び端子配線１４，１５が形成されている。

【００１６】上記構成の抵抗素子１０では、当該抵抗素
子１０の抵抗値Ｒが、第１の抵抗体１１と第２の抵抗体
１２とを直列連結した場合の合成抵抗になる。ここで、
第１の抵抗体１１と第２の抵抗体１２とは、同一温度ｔ
₀において抵抗値Ｒ₀₁＝Ｒ₀₂であり、また温度係数α₁
＝−α₂である。このことから、温度変化によって第１
の抵抗体１１の抵抗値Ｒ₁と第２の抵抗体１２の抵抗Ｒ
₂とは逆方向に同じ大きさだけ変化する。このため、直
列連結した第１の抵抗体１１と第２の抵抗体１２との合
成抵抗は温度変化によらず一定の値に保たれる。

【００１７】したがって、上記抵抗素子１０を有する半
導体装置には、温度変化による抵抗値の変化を補償する
ための回路を設けることなく当該半導体装置の精度の向
上を図ることが可能になり、また消費電力のばらつきを
抑えて消費電力を低減することが可能になる。そして、
上記半導体装置の高集積化を図ることができる。

【００１８】図３（１）〜（５）には、上記半導体装置
の製造方法を示す。以下に、これらの図を用いて上記半
導体装置の製造方法の一例を説明する。先ず、図３
（１）の第１工程では、基板２１上に形成したレジスト
パターン（図示せず）をマスクに用いて、上記第１の抵
抗体（１１）を形成するための上記イオン注入を行い、
シリコンからなる基板２１の表面層に第１不純物１１ａ
を導入する。ここでは、第１の抵抗体（１１）の実効的
な抵抗長がＬ₁，抵抗幅がＷ₁になるように、上記レジ
ストパターンを形成する。

【００１９】次に、図３（２）に示す第２工程では、成
膜温度を４００℃に設定したＣＶＤ（Chemical Vapor D
eposition)法によって、基板２１の上面に酸化シリコン
膜２２を１５０〜３００ｎｍの膜厚で成膜する。次い
で、成膜温度を６５０℃に設定したＣＶＤ法によって、
酸化シリコン膜２２の上面に第２の抵抗体（１２）とな
るポリシリコン膜２３を１５０ｎｍの膜厚で成膜する。
その後、ポリシリコン膜２３に対して第２の抵抗体（１
２）を形成するためのイオン注入を行い、第２不純物１
２ａをポリシリコン膜２３中に導入する。

【００２０】次に、第２の抵抗体（１２）の実効的な抵
抗長がＬ₂＝Ｌ₁になり、抵抗幅がＷ₂＝（ρｓ₀₂／ρ
ｓ₀₁）×Ｗ₁になるように、ポリシリコン膜２３をエッ
チング加工する。ここでは、例えばＳＦ₆（６フッ化硫
黄）とＣ₂Ｃｌ₃Ｆ₃（トリクロロトリフルオロエタ
ン）ガスとを反応ガスとして用いた異方エッチングを行
う。

【００２１】上記のようにポリシリコン膜２３をエッチ
ング加工した後、図３（３）に示す第３工程では、ポリ
シリコン膜２３を覆う状態で酸化シリコン膜２２上に絶
縁膜２４を３００ｎｍの膜厚で成膜する。この層間絶縁
膜２４は、例えば酸化シリコンからなるものとする。そ
の後、１０００℃で３０分間のアニール処理を行い、第
１不純物１１ａ及び第２不純物１２ａを活性化させ、こ
れによって基板２１中の拡散層からなる第１の抵抗体１
１とポリシリコン膜２３からなる第２の抵抗体１２とを
形成する。これらの第１の抵抗体１１と第２の抵抗体１
２とは、上記のような抵抗特性を有するものになる。

【００２２】次いで図３（４）に示す第４工程では、酸
化シリコン膜２２及び絶縁膜２４に、第１の抵抗体１１
の上面に達するコンタクトホール２５と第２の抵抗体１
２の上面に達するコンタクトホール２６とを形成する。
これらのコンタクトホール２５，２６は、第１の抵抗体
１１及び第２の抵抗体１２の両端部にそれぞれ形成す
る。尚、ここでは一端部側のみを図示した。

【００２３】次に、図３（５）に示す第５工程では、コ
ンタクトホール２５，２６内を埋め込む状態で絶縁膜２
４上に導電層を成膜し、この導電層をパターニングして
第１の抵抗体１１の一端と第２の抵抗体１２の一端とを
接続する接続配線１３と、図１（１）で示した端子配線
（１４，１５）とを形成する。以上によって、第１の抵
抗体１１と第２の抵抗体１２とを直列に接続してなる上
記抵抗素子１０を形成する。

【００２４】上記第１実施例では、２つの抵抗体を直列
に接続してなる抵抗素子を例に取って説明した。しか
し、本発明の半導体装置に設ける抵抗素子は、図４
（１）〜（３）に示すように複数の抵抗体を並列に接続
したものでも良い。以下、これらの図を用いて第２実施
例の半導体装置の構成を説明する。尚、図４（１）は半
導体装置の要部平面図であり、図４（２）は当該平面図
のＡ−Ａ’断面図，図４（３）は当該平面図のＢ−Ｂ’
断面図である。

【００２５】図に示すように、この半導体装置は、第１
の抵抗体４１と第２の抵抗体４２と第３の抵抗体４３と
からなる抵抗素子４０を備えたものである。第１の抵抗
体４１，第２の抵抗体４２及び第３の抵抗体４３の一端
は端子配線４４で接続され、第１の抵抗体４１，第２の
抵抗体４２，及び第３の抵抗体４３の他端は端子配線４
５で接続されている。このように第１の抵抗体４１，第
２の抵抗体４２及び第３の抵抗体４３を接続すること
で、第１の抵抗体４１，第２の抵抗体４２及び第３の抵
抗体４３が並列に接続された状態になっている。

【００２６】上記第１の抵抗体４１及び第２の抵抗体４
２は、上記第１実施例の第１の抵抗体と同様の拡散層か
らなるものであり、例えばそれぞれ実効的な抵抗長がＬ
₁，Ｌ₂，抵抗幅がＷ₁，Ｗ₂に形成されたものであ
る。第１の抵抗体４１と第２の抵抗体４２とは、第１不
純物４１ａと第２の不純物４２ａの種類と導入量とによ
って、例えば温度係数がα₁，α₂，温度ｔ₀における
シート抵抗がρｓ₀₁，ρｓ₀₂に設定されたものである。

【００２７】ここでは、例えば上記第１の抵抗体４１及
び第２の抵抗体４２は、シリコンからなる基板２１に膜
厚５０ｎｍの酸化シリコン膜２２を介して、第１不純物
４１ａ及び第２不純物４２ａとしてホウ素イオンを２５
ｋｅＶの注入エネルギーで５×１０¹³個／ｃｍ²イオン
注入した後、アニール処理を行うことによって上記第１
不純物４１ａ及び第２不純物４２ａを活性化させてなる
拡散層からなることとする。このように形成された第１
の抵抗体４１及び第２の抵抗体４２は、上記第１実施例
の第１の抵抗体と同様に温度係数α₁＝α₂＝１３００
ｐｐｍ，温度ｔ ₀＝２５℃におけるシート抵抗値ρｓ₀₁
＝ρｓ₀₂＝６００Ω／□，温度ｔ₀における抵抗値Ｒ₀₁
＝Ｒ₀₂＝６００Ω／□×Ｌ₁／Ｗ₁の各抵抗特性を有す
るものになる。

【００２８】また、上記第３の抵抗体４３は、例えば基
板２１上に酸化シリコン膜２２を介して配置されてい
る。この第３の抵抗体４３は、例えばポリシリコン膜２
３に第３不純物４３ａを導入してなるものであり、実効
的な抵抗長がＬ₃，抵抗幅がＷ ₃に形成されたものであ
る。この第３の抵抗体４３は、第３不純物４３ａの種類
と導入量とによって、温度係数がα₃＝−α₁＝−
α₂，温度ｔ₀におけるシート抵抗値がρｓ₀₃に設定さ
れ、さらに温度ｔ₀における抵抗値Ｒ₀₃が温度ｔ₀にお
ける第１の抵抗体４１と第２の抵抗体４２との合成抵抗
値Ｒ₀₁₀₂とほぼ等しい値のものである。

【００２９】ここでは、例えば上記第３の抵抗体４３
は、膜厚６５０ｎｍポリシリコン膜２３に第３不純物４
３ａとしてホウ素イオンを２５ｋｅＶの注入エネルギー
で５×１０¹³個／ｃｍ²イオン注入した後、アニール処
理を行うことによって上記第３不純物４３ａを活性化さ
せてなる拡散層からなることとする。このように形成さ
れた第２の抵抗体４２は、温度係数α₃＝−１３００ｐ
ｐｍ，温度ｔ₀におけるシート抵抗値ρｓ₀₃＝２ｋΩ／
□になる。また、例えばここではレイアウト上の問題か
ら第３の抵抗体４３の実効的な抵抗長がＬ₃＝Ｌ₁＝Ｌ
₂に設定されていることとし、抵抗幅をＷ₃＝ρｓ₀₃×
（Ｗ₁／ρｓ₀₁＋Ｗ₂／ρｓ₀₂）にすることで、Ｒ₀₃＝
ρｓ₀₃×Ｌ₃／Ｗ₃＝Ｒ₀₁₀₂になるように設定されてい
る。

【００３０】上記構成の抵抗素子４０では、当該抵抗素
子４０の抵抗値Ｒが、第１の抵抗体４１と第２の抵抗体
４２と第３の抵抗体４３との合成抵抗になる。ここで、
第１の抵抗体４１及び第２の抵抗体４２の温度係数α₁
＝α₂に対して第３の抵抗体４３の温度係数α₃＝−α
₁＝−α₂であり、同一温度ｔ₀において各抵抗体の合
成抵抗値及び抵抗値がＲ₀₁₀₂＝Ｒ₀₃である。このことか
ら、温度変化による第１の抵抗体４１及び第２の抵抗体
４２の合成抵抗値の変化量と第３の抵抗値４３の抵抗値
の変化量とは、逆方向に同程度の大きさだけ変化する。
このため、上記各抵抗値の変化量が相殺され、温度変化
による抵抗素子４０の抵抗値の変化を抑制することが可
能になる。

【００３１】したがって、上記第１実施例と同様に、抵
抗素子４０を有する半導体装置には、温度変化による抵
抗値の変化を補償するための回路を設ける必要はく、半
導体装置の高集積化が図られる。

【００３２】図５（１）〜（５）には、上記半導体装置
の製造方法を示す。先ず、図５（１）に示す第１工程で
は、ＣＶＤ法によって、基板２１の上面に酸化シリコン
膜２２を５０ｎｍの膜厚で成膜する。次いで、６５０℃
のＣＶＤ法によって、酸化シリコン膜２２の上面にポリ
シリコン膜２３を１５０ｎｍの膜厚で成膜する。次に、
後の工程で形成する上記第３の抵抗体（４３）の形状に
ポリシリコン膜２３をエッチング加工する。

【００３３】次に、図５（２）に示す第２工程では、酸
化シリコン膜２２上にレジストパターン５１を形成す
る。このレジストパターン５１は、エッチング加工した
ポリシリコン膜２３を中心にしてその両脇に酸化シリコ
ン膜２２を所定幅で露出する状態で形成される。その
後、このレジストパターン５１をマスクに用いたイオン
注入によって、ポリシリコン膜２３に第３不純物４３ａ
を導入すると共に、基板２１の表面側に第１不純物４１
ａ及び第２不純物４２ａとして第３不純物４３ａを導入
する。

【００３４】次に、図５（３）に示す第３工程では、レ
ジストパターン（５１）を除去した後、第３の抵抗体４
３を覆う状態で酸化シリコン膜２２上に絶縁膜２４を３
００ｎｍの膜厚で成膜する。この絶縁膜２４は酸化シリ
コンからなることとする。その後、１０００℃で３０分
間のアニール処理を行い、第１不純物４１ａ，第２不純
物４２ａ及び第３不純物４３ａを活性化させ、これによ
って、第１の抵抗体４１，第２の抵抗体及び第３の抵抗
体４３を形成する。

【００３５】次いで図５（４）に示す第４工程では、こ
こでは図示しないレジストパターンをマスクに用いた反
応性イオンエッチング（Reactive Ion Etching：以下、
ＲＩＥと記す）によって、第１〜第３の抵抗体４１〜４
３が底面に露出するように、絶縁膜２４及び酸化シリコ
ン膜２２にコンタクトホール２７を形成する。このコン
タクトホール２７は、第１〜第３の抵抗体４１〜４３の
両端部に形成する。またここでは、第１の抵抗体４１の
側壁に絶縁膜２４からなるサイドウォールを残すことに
よって、次の工程で形成される端子配線（４４）のカバ
レージ性を確保する。尚、ここでは一端部側のコンタク
トホール２７のみを図示した。

【００３６】次に、図５（５）に示す第５工程では、コ
ンタクトホール２７内を埋め込む状態で絶縁膜２４上に
導電層を成膜し、この導電層をパターニングして第１〜
第３の抵抗体４１〜４３を接続する状態の端子配線４４
を形成する。

【００３７】以上によって、第１の抵抗体４１，第２の
抵抗体４２及び第３の抵抗体４３を並列に接続してなる
抵抗素子４０が形成される。上記のようにして抵抗素子
４０を形成する場合には、ＭＯＳトランジスタのゲート
電極の形成と同一工程で第３の抵抗体４３を形成し、Ｍ
ＯＳトランジスタのソース拡散層及びドレイン拡散層の
形成と同一工程で第１の抵抗体４１及び第２の抵抗体４
２を形成することが可能である。したがって、ＭＯＳト
ランジスタの製造工程において、マスク工程を増加させ
ることなく上記ＭＯＳトランジスタと同一基板上に上記
抵抗素子４０を形成することができる。

【００３８】尚、上記第２工程でのイオン注入のみでは
各抵抗体４１〜４３の温度係数α₁〜α₃を所定値に合
わせ込めない場合には、上記第１工程でポリシリコン膜
２３をエッチング加工する前に、予めポリシリコン膜２
３中にのみ第２の不純物７１ａを導入しておき、第２工
程でのイオン注入で導入する不純物と合わせて各抵抗体
４１〜４３で所定の温度係数α₁〜α₃が得られるよう
にしても良い。

【００３９】次に、図６（１）〜（３）は、第３実施例
の半導体装置の要部を示す図であり、これらの図と図２
の温度係数とシート抵抗値との関係を示すグラフとを用
いて第３実施例の半導体装置を説明する。尚、図６
（１）は半導体装置の要部平面図であり、図６（２）は
当該平面図のＡ−Ａ’断面図，図６（３）は当該平面図
のＢ−Ｂ’断面図である。

【００４０】図に示すように、第３実施例の半導体装置
は、同一層で形成された抵抗パターンにそれぞれ異なる
不純物を導入してなる第１の抵抗体６１と第２の抵抗体
６２とからなる抵抗素子６０を備えたものである。ここ
では、例えば基板２１上に酸化シリコン膜２２を介して
形成したポリシリコン膜２３からなる抵抗パターンに第
１不純物６１ａを導入してなる第１の抵抗体６１と、同
様の抵抗パターンに第２不純物６２ａを導入してなる第
２の抵抗体６２とを備えている。そして、第１の抵抗体
６１の一端と第２の抵抗体６２の一端とは接続配線６３
で接続され、第１の抵抗体６１の他端と第２の抵抗体６
２の他端とにはそれぞれ端子配線６４，６５が接続され
ている。これによって第１の抵抗体６１と第２の抵抗体
６２とが直列に接続された状態になっている。

【００４１】上記第１の抵抗体６１は、実効的な抵抗長
がＬ₁，抵抗幅がＷ₁に形成されたものである。この第
１の抵抗体６１は、第１不純物６１ａの種類と導入量と
によって、温度係数がα₁，温度ｔ₀におけるシート抵
抗がρｓ₀₁に設定されたものであり、上記抵抗長Ｌ₁，
抵抗幅Ｗ₁及びシート抵抗ρｓ₀₁から、温度ｔ₀におけ
る抵抗値がＲ₀₁になるものである。

【００４２】ここでは、例えば上記第１の抵抗体６１
は、膜厚１５０ｎｍのポリシリコン膜２３に第１不純物
６１ａとしてヒ素イオンを４０ｋｅＶの注入エネルギー
で１×１０¹⁶個／ｃｍ²イオン注入した後、アニール処
理を行うことによって上記第１不純物６１ａを活性化さ
せてなるものとする。このように形成された第１の抵抗
体６１は、、グラフＣの点ｃ₁に示すように、温度係数
α₁＝７００ｐｐｍ，ｔ ₀＝２５℃におけるシート抵抗
値ρｓ₀₁＝２５０Ω／□，ｔ₀℃における抵抗値Ｒ₀₁＝
２５０Ω／□×Ｌ₁／Ｗ₁の各抵抗特性を有するものに
なる。

【００４３】また、第２の抵抗体６２は、実効的な抵抗
長Ｌ₂，抵抗幅がＷ₂に形成されたものである。この第
２の抵抗体６２は、第２不純物６２ａの種類と導入量と
によって、温度係数がα₂＝−α₁，温度ｔ₀における
シート抵抗がρｓ₀₂に設定され、さらに温度ｔ₀におけ
る抵抗値がＲ₀₂＝Ｒ₀₁になるものである。

【００４４】ここでは、例えば上記第２の抵抗体６２
は、ポリシリコン膜２３からなる抵抗パターンに部分に
第２不純物６２ａとして２フッ化ホウ素イオンを３０ｋ
ｅＶの注入エネルギーで１．３×１０¹⁵個／ｃｍ²イオ
ン注入した後、アニール処理を行うことによって上記第
２不純物６２ａを活性化させてなるものとする。このよ
うに形成された第２の抵抗体６２は、グラフＢの点ｂ₂
に示すように、温度係数α₂＝−７００ｐｐｍ，温度ｔ
₀℃におけるシート抵抗値ρｓ₀₂＝９００Ω／□にな
る。また、例えばここではレイアウト上の問題から第２
の抵抗体６２の実効的な抵抗長がＬ₂＝Ｌ₁に設定され
ていることとし、抵抗幅Ｗ₂＝（ρｓ₀₂／ρｓ₀₁）×Ｗ
₁にすることで、Ｒ₀₂＝ρｓ₀₂×Ｌ₂／Ｗ₂＝Ｒ₀₁にな
るように設定されている。

【００４５】上記構成の抵抗素子６０では、当該抵抗素
子６０の抵抗値Ｒが、第１の抵抗体６１と第２の抵抗体
６２とを直列連結した場合の合成抵抗になる。ここで、
第１の抵抗体６１と第２の抵抗体６２とは、上記第１実
施例の抵抗素子と同様に同一温度ｔ₀において抵抗値Ｒ
₀₁＝Ｒ₀₂であり、また温度係数α₁＝−α₂である。こ
れらのことから、抵抗素子６０は、上記第１実施例の抵
抗素子と同様に温度変化によらず一定の抵抗値に保たれ
るため、この抵抗素子６０を有する半導体装置では補償
回路を設けることなく半導体装置の精度と消費電力の安
定化が図られ、当該半導体装置の高集積化が図られる。

【００４６】次に、図７（１）〜（３）は、第４実施例
の半導体装置の要部を示す図であり、以下に、これらの
図を用いて第４実施例の半導体装置を説明する。尚、図
７（１）は半導体装置の要部平面図であり、図７（２）
は当該平面図のＡ−Ａ’断面図，図７（３）は当該平面
図のＢ−Ｂ’断面図である。

【００４７】図に示すように、この半導体装置は、第１
の抵抗体７１と第２の抵抗体７２とからなる抵抗素子７
０を備えたものであり、第２の抵抗体７２は第１の抵抗
体７１に接合する状態でこの上部に積層されるものであ
る。そして、第２の抵抗体７２の両端にはそれぞれ端子
配線７４，７５が接続され、これによって抵抗素子７０
が第１の抵抗体７１と第２の抵抗体７２とを並列に接続
してなるものになっている。

【００４８】上記第１の抵抗体７１は、例えば上記第１
実施例で示した第１の抵抗体と同様の拡散層からなるも
のであり、抵抗長Ｌ₁，抵抗幅Ｗ₁で、温度係数が
α₁，温度ｔ₀におけるシート抵抗がρｓ₀₁に設定され
たものであり、温度ｔ₀における抵抗値がＲ₀₁になるも
のである。また、第２の抵抗体７２は、例えば上記第１
実施例で示した第２の抵抗体と同様のポリシリコン膜か
らなるものであり、温度係数がα₂＝−α₁，温度ｔ₀
におけるシート抵抗がρｓ₀₂に設定され、さらに抵抗長
Ｌ₂＝Ｌ₁，抵抗幅Ｗ₂＝（ρｓ₀₂／ρｓ₀₁）×Ｗ₁に
形成されることで温度ｔ₀における抵抗値がＲ₀₂＝Ｒ₀₁
になるものである。

【００４９】上記のように構成された抵抗素子７０は、
上記抵抗特性を有して並列に接続されている第１の抵抗
体７１と第２の抵抗体７２とが積層された構造になって
いることから、温度変化に依存せず安定した抵抗値に保
たれる上記抵抗素子７０の配置面積を縮小することがで
き、半導体装置の集積度をさらに向上させることが可能
になる。

【００５０】図８（１）〜（５）には、上記半導体装置
の製造方法を示す。以下に、これらの図を用いて上記半
導体装置の製造方法の一例を説明する。先ず、図８
（１）に示す第１工程では、ＣＶＤ法によって、基板２
１の上面に酸化シリコン膜２２を１００ｎｍの膜厚で成
膜する。次に、ここでは図示しないレジストパターンを
マスクに用いたエッチングによって、酸化シリコン膜２
２に幅がＷ₁で長さがＬ₁以上の孔パターン２２ａを形
成する。

【００５１】次いで、６５０℃のＣＶＤ法によって、孔
パターン２２ａ内を埋め込む状態で、酸化シリコン膜２
２の上面にポリシリコン膜２３を１５０ｎｍの膜厚で成
膜する。その後、上記第１実施例と同様のイオン注入に
よって、ポリシリコン膜２３に上記第１実施例で記した
と同様の第２不純物７２ａを導入する。次に、上記第１
実施例と同様にしてポリシリコン膜２３を上記第２の抵
抗体（７２）の形状にエッチング加工する。

【００５２】その後、図８（２）に示す第２工程では、
上記第１実施例と同様に、ポリシリコン膜２３を覆う状
態で酸化シリコン膜２２上に絶縁膜２４を成膜した後、
ポリシリコン膜２３中の第２不純物７２ａの活性化アニ
ール処理を行うことによって第２の抵抗体７２を形成す
る。また、このアニール処理では、第２の抵抗体７２中
の第２不純物７２ａを第１不純物６１ａとして基板２１
中に拡散させ、基板２１の表面側に第１不純物７１ａを
導入してなる第１の抵抗体７１を形成する。

【００５３】上記のようにして、第１の抵抗体７１と第
２の抵抗体７２とを形成した後、図８（３）に示す第３
工程では、ここでは図示しないレジストパターンをマス
クに用いた絶縁膜２４のＲＩＥによって、第２の抵抗体
７２の上面に達するコンタクトホール２６を第２の抵抗
体７２の両端部にそれぞれ形成する。尚、ここでは一端
部側のコンタクトホール２６のみを図示した。

【００５４】次に、図８（４）に示す第４工程では、コ
ンタクトホール２６を埋め込む状態で酸化シリコン膜２
２上に導電層を成膜し、この導電層をパターンングして
第２の抵抗体７２の両端にそれぞれ接続する端子配線７
４（７５）を形成する。

【００５５】以上によって、第１の抵抗体７１上に第２
の抵抗体７２を積層させてなる抵抗素子７０が形成され
る。上記のようにして抵抗素子７０を形成する場合に
は、例えばダブルポリシリコン構造のバイポーラトラン
ジスタのベース電極形成工程と同一工程で第２の抵抗体
７２を形成し、上記バイポーラトランジスタの外部ベー
ス拡散層の形成と同一工程で第１の抵抗体７１を形成す
ることが可能である。したがって、抵抗素子７１は、上
記バイポーラトランジスタの製造工程においてマスク工
程を増加させることなく当該バイポーラトランジスタと
同一基板上に形成することが可能である。

【００５６】尚、上記第２工程で第２の抵抗体７２から
固相拡散させた不純物のみでは第１の抵抗体７２の温度
係数α₁を所定値に合わせ込めない場合には、上記第１
工程で酸化シリコン膜２２に孔パターン２２ａを形成し
た後に、酸化シリコン膜２２をマスクに用いたイオン注
入によって予め基板２１中に第１の不純物７１ａを導入
しておき、固相拡散させた不純物と合わせて所定の温度
係数α₁が得られるようにしても良い。

【００５７】上記第４実施例では、第１の抵抗体７１と
第２の抵抗体７２とが接合する状態で第１の抵抗体７１
に第２の抵抗体７２を積層した場合を例に取った。しか
し、第１の抵抗体７１と第２の抵抗体７２とは、接合さ
れていなくても接続状態にあってかつ積層されていれ
ば、上記第４実施例と同様に半導体装置の高集積化を図
ることが可能である。

【００５８】上記各実施例で用いる第１〜第３の抵抗体
は、それぞれの抵抗特性が上記各実施例で示したような
抵抗特性を有するものであれば、拡散層や不純物を拡散
させたポリシリコンに限定されるものではない。また、
同様に、第１〜第３の抵抗体に拡散させる第１〜第３不
純物も上記に限定されるものではない。

【００５９】

【発明の効果】以上説明したように本発明の半導体装置
によれば、同一温度における抵抗値がほぼ等しく、温度
係数の符号が逆でかつ温度係数の絶対値がほぼ等しい第
１の抵抗体と第２の抵抗体とを接合または接続させた抵
抗素子を設けることによって、温度変化に依存せず一定
の抵抗値を確保できる抵抗素子を半導体装置に組み込む
ことが可能になる。したがって、温度変化による抵抗素
子の抵抗値の変化を補償する回路を半導体装置に設ける
ことなく半導体装置の精度を確保することが可能にな
り、半導体装置の高集積化を図ることができる。

【図面の簡単な説明】

【図１】第１実施例の半導体装置の要部を示す図であ
る。

【図２】温度係数とシート抵抗値との関係を示すグラフ
である。

【図３】第１実施例の半導体装置の製造方法を示す図で
ある。

【図４】第２実施例の半導体装置の要部を示す図であ
る。

【図５】第２実施例の半導体装置の製造方法を示す図で
ある。

【図６】第３実施例の半導体装置の要部を示す図であ
る。

【図７】第４実施例の半導体装置の要部を示す図であ
る。

【図８】第４実施例の半導体装置の製造方法を示す図で
ある。

【図９】従来の半導体装置の要部を示す図である。

【符号の説明】

１０，４０，６０，７０抵抗素子１１，４１，６１，７１第１の抵抗体１２，４２，６２，７２第２の抵抗体４３第３の抵抗体

Claims

【特許請求の範囲】

【請求項１】第１の抵抗体と、前記第１の抵抗体と接合する状態で配置されるかまたは
前記第１の抵抗体に接続されるもので、同一温度におけ
る抵抗値が当該第１の抵抗体とほぼ等しく、温度係数の
符号が当該第１の抵抗体と逆でかつ温度係数の絶対値が
当該第１の抵抗体とほぼ等しい第２の抵抗体と、からな
る抵抗素子を備えたことを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、前記第１の抵抗体と前記第２の抵抗体とは、積層状態で
配置されることを特徴とする半導体装置。