JPS5831618B2 - 多重プロセッサ間の通信システム - Google Patents

Description

【発明の詳細な説明】 本発明は多重プロセッサ間の通信装置及びシステムに関
するものである。

特に本発明は２つないしそれ以上の通信母線間の通信に
於て、各母線は多重プロセッサで構成されている主及び
従装置間の通信リンクを成しているものに関するもので
ある。

汎用コンピュータの操作（こ於て、数台の主装置が共通
母線システム上の数台の従装置と通信出来る事を要求さ
れる事がしばしばある。

非同期通信母線が本願と同一の出願人に譲渡されたＡＰ
ＰＥ−ＬＴの合衆国特許Ａ３，８８６，５２４ に公開
され本発明の譲受人に譲渡された。

その通信母線は１６回線の並列データ回線と２０回線の
並列アドレス回線と更に１１回線の制御回線から構成さ
れる装置母線は汎用コンピュータシステムを構成してい
る主及び従装置間に特に便利で効果的な通信手段を提供
している。

この公開の目的の為に、この様な複数個の主従装置と連
結通信母線を一緒にしたものを多重プロセッサと呼ぶ。

多重プロセッサ【こ更【こ主従装置が付加されると、通
信母線のチャンネル容量を越える点に達する。

この点を越えると通信母線は多重プロセッサの制限要素
となる。

コンピュータ容量は第２通信母線で連結された複数個の
主従装置から成る第２の多重プロセッサを設置する事に
より増大する事が出来る。

この様な組合せ【こ於ては、１方の通信母線上の主装置
が他方の通信母線に接続された従装置と通信出来る事を
望まれる事が時々ある。

更に一般的に言えば、複数個の通信母線のいずれかｒこ
接続された主装置が、１つ又は数個の他の通信母線に接
続さイまた従装置と通信出来る事が望ましい。

望ましい母線間の通信リンクを有するこの様な多重プロ
セッサの組合せをポリシステムと呼ぶ。

それ故、それぞれ異なる通信母線に接続された主及び従
装置間の通信装置及びシステムを提供するのが本発明の
目的の１つである。

更に複数個の多重プロセッサを構成しているいかなる主
及び従装置間でも通信を行う事も本発明の目的である。

２つの通信母線に接続された主装置が同時に通信路にア
クセスを求める時の行き詰りを自動的（こ解消する２つ
の通信母線間の通信路を提供するのが本発明のもう１つ
の目的である。

本発明を上記合衆国特許Ａ ３，８８６，５２４ に開
示された非同期通信母線に関連して説明するが、本発明
はこれにより何ら制限されるものではない。

前記特許を参照すれば本発明の理解が容易となるであろ
う。

ポリシステムは２つの多重プロセッサで構成され、各プ
ロセッサは通信母線で接続された複数個の主従装置で構
成されていると考へる事が出来る。

実施例に従えば、各通信母線にはカップラー装置が付随
している。

各カップラー装置は種々のデータ、アドレス、及び通信
母線の制御回線と交信している。

カップラー母線を介して相互に通信する２つのカップラ
ー装置も又、データ、アドレス、及び制御回線から構成
されている。

詳細は順次理解出来るであろうが、各カップラー装置は
１部従装置としての局面と１部主装置とじての局面を有
する。

例えば通信母線Ａｃこ沿った主装置が通信母線Ｂに沿っ
た従装置にデータを転送しようとする時は、主装置はデ
ータ、アドレス、及びゴー信号を通信母線Ａ上（こ出す
。

通信母線Ａに沿った各従装置はゴー信号【こ応答し、独
自のアドレス補数とアドレスとを比較する。

従装置として機能するカップラーＡは同様にゴー信号に
応答し、アドレスが独自のアドレス補数内に入る事を確
認する。

それによってカップラーＡはデータ、アドレス、及び適
切な制御信号をカップラー母線（こ沿ってカップラーＢ
ＴＵ伝送する。

次に主装置として機能するカップラーＢはデータ、アド
レス、ゴー信号、及び読み取り信号を通信母線Ｂ上に出
す。

ゴー信号及び読み取り信号に応答する通信母線Ｈ上の適
切な従装置が通信母線Ｈ上のデータを読み取る。

それ故本発明は２回線もしくはそれ以上の通信母線に沿
った装置間にユニークで効果的な通信リンクを提供する
ものである事が判るであろう。

本発明のその他の目的や特徴は以下の詳細説明を添附図
を参照して読めば最も良く理解出来る。

第１ａ図には本発明の１実施例がブロックダイアグラム
で示さ１１ている。

１０及び１２（こ示されているのは２つの多重プロセッ
サである。

多重プロセッサ１０は主装置１４及び１６、従装置１８
及び２０、及び通信母線２２で構成されている。

同様に多重プロセッサ１２は主装置２４及び２６、従装
置２８及び３０、及び通信母線３２で構成されている。

多重プロセッサ１０及び１２はいずれも２つの主装置と
２つの従装置を有して図示されているが、各多重プロセ
ッサが有する主従装置は２個より多くても少くても良い
。

更にカップラー３４が通信母線２２に接続されて付随し
ている。

同様にカップラー３６が通信母線３２に接続されて付随
している。

最後にカップラー３４と３６は複数個のデータ回線、ア
ドレス回線、及び制御回線から成るカップラー母線３８
によって相互に接続されている。

例えば主装置１６と従装置２８との間の主／従通信は、
通信母線２２、カップラ＝３４、カップラー母線３８、
カップラー３６、及び通信母線３２によって行われる事
が判るであろう。

第１ａ図は本発明の１実施例を描いているが、本発明は
より一般的に第１ｂ図のダイアグラムで図示される。

第１ｂ図に於て５０から５５迄の谷内は第１ａ図に於け
る１０及び１２の様な多重プロセッサを示す。

第１ｂ図に於ける６０．６１．６２等の直線は、第１ａ
図に於てカップラー３４．３６、及びカップラー母線３
８から成るカップラーリンクを示す。

第１ｂ図は各多重プロセッサが直結カップラーリンクに
よって他の全ての多重プロセッサに接続されている複数
個の多重プロセッサから成るポリシステム（ｐｏｌｙｓ
ｙｓｔｅｍ）である。

しかしながら多重プロセッサの各対間に直結カップラー
リンクがある事は必ずしも必要でも望ましいものでもな
い。

例えばカップラーリンク６０を省く方が望ましい事もあ
る。

たとえカップラーリンク６０が無くても、多重プロセッ
サ５０と５１とはカップラーリンク６１、多重プロセッ
サ５５の通信母線、及びカップラーリンク６２を介して
相互に通信出来る。

これから詳細に説明するカップラーリンクによって、ポ
リシステムのいろんな多重プロセッサを相互に結合する
効果的で柔軟性ｃ？ｃｇんだ手段が得られる。

第２図は第、ｉａ図１こ於けるカップラー３４の様なカ
ンプラーの１部分の概略図である。

第２図から第６図迄の概略図には２種の異なる外部端子
が示されている。

その一つは、カップラーが付随されている通信母線につ
ながる端子で１本の矢印で示されており、他の一つは、
カップラー母線につながる端子で、２本の矢印で示され
ている。

本文の信号を参照する際、補数はニューモニツク（ｍｎ
ｅｍｏｎｉｃ）にバー（−）を付して示される。

通信母線につながるこれらの端子上の信号は合衆国特許
Ａ ３，８８６，５２４ で定義されている。

しかしながら下記の詳細説明を読めば、カップラーはこ
れらの信号に対し時には従装置として又時には主装置と
してかかわり合いを持つ事が判るであろう。

次にカップラー母線につながるこれらの端子を見ると、
この様な最初の端子５ＴＡＲＴ（ＩＮ）−はカップラー
母線内の回線ｌこよって、付随するカップラー内の５Ｔ
ＡＲＴ （ＯＵ［’ ）一端子に接続されている。

抵抗７２を経て正の電圧供給Ｖ。０を受ける５ＴＡＲＴ
（ＩＮ ）一端子は、回線７４とインバータ７６によ
ってＮＡＮＤ ゲート７８の入力の１つに接続されて
いる。

ＮＡＮＤ ゲート７８の出力はフリップフロップ８０
のプリセット入力を駆動し、このプリセット入力は又、
抵抗８８によってＶ。

０（こ接続されている。

フリップフロップ８０，８２゜８４．８６はそれぞれモ
デル５Ｎ７４Ｈ７４の集積回路でも良い。

これを含めてここに出て来る集積回路は全て、テキサス
州ダラスのテキサス・インスツルメント会社から入手出
来る。

フリップフロップ８０のＣ及びＤ入力は共ｌこ■ｃｃ
である。

フリップフロップ８０のＱ出力は回線９０によりＡＮＤ
ゲート９２の入力の１つに接続され、インバータ９４に
よりＡＮＤゲート９６の入力の１つ番こ接続されている
。

ＡＮＤゲート９２及び９６の第２の入力は回線９８によ
り外部端子ＴＬＡＧ（ＩＮ）に接続され、抵抗１００に
より■。

ｏに接続されている。

ＡＮＤゲート９２の第３の入力は回線１０２によりフリ
ップフロップ８２のＱ出力に接続されている。

ＡＮＤゲート９６の出力は回線１０４を経てＮＡＮＤゲ
ート１０６の入力の１つに接続され、インバータ１０８
、ＮＡＮＤゲート１１０、ＲＣ遅延回路１１２を経てＮ
ＡＮＤゲート１０６の第２人力に接続されている。

フリップフロップ８２のＤ及びプリセット端子はＶ。

０に接続されている。

ＮＡＮＤゲート１０６の第３人力はインバータ１１６を
経て受信／駆動ユニットＴＯのＲ３端子から供給される
。

受信／駆動ユニット７０はモデル５Ｎ７５１３８の集積
回路でも良い。

ユニット７０は実際には４つの独立した受信／駆動ユニ
ットで横取され、第２図に１〜４の添字が付しである。

こうして添字１を付した最初の独立ユニットは受信端子
Ｒ１を有し、その論理レベルは常【こ、母線端子Ｂ１及
び使用可能なＥ端子がロー論理状態にある時に母線端子
Ｂ１を制御する駆動端子Ｄ１の論理レベルと反対である
。

この制御はＢ１端子がハイ状態の時は常にＢ１端子はロ
ー状態であって、しかもＢ１端子のローレベル信号はＢ
１端子の論理レベルに何ら影響を与えないというもので
ある。

ＮＡＮＤゲート１０６の出力信号はインバータ１１８を
経てフリップフロップ８２のＣ入力に接続されている。

フリップフロップ８２のＱ出力は回線１２０によりユニ
ット７０のＤ３人カへ、又回線１２’２＜こよりＮＯＲ
ゲート１２４の入力の１つへつながれている。

フリップフロップ８２のＱ出力はＮＯＲゲート１２６の
１つの入力となり、その出力はフリップフロップ８４の
Ｃ人力へ接続されている。

ＮＯＲゲート１２６への第２人力は回線１２８により、
ユニット７０のＲ４端子へ接続さねている。

フリップフロップ８４のプリセット及びＤ端子にはＶ。

０がかかつている。フリップフロップ８４のＱ出力は回
線１３０によりユニット７０のＤ４端子へ、回線１３２
よりＮＯＲゲート１２４の第２人力へ、インバータ１３
４によりＮＯＲゲート１３６の両方の入力へ接続されて
いる。

ＮＯＲゲート１３６の出力はＲＣ時定数回路１３８を経
てフリップフロップ８６のクリア入力を駆動する。

インバータ１３４の出力は又、回線１４０（こよりＡＮ
Ｄゲート１４２の入力の１つにつながれている。

フリップフロップ８４のＱ出力はＮＡＮＤゲート１４４
ｔこよりＲＣ時定数回路１４６を経て、ＮＡＮＤゲート
１４８の入力の１つへつながれている。

フリップフロップ８４のＱ出力は回線１５０を経てＮＡ
ＮＤゲート１４８の第２人力となり、その出力はフリッ
プフロップ８６のプリセット端子を制御する。

フリップフロッグ８６のＤ入力はＶ。

０につながれている。ユニット７０のＲ１端子に現われ
るＴＭＡ信号がＮＡＮＤゲート１５２の第１人力となる
。

ＮＡＮＤゲート１５２及び１５４の第２人力は、第５ａ
図のインバータ３５０の出力で得られるＡＤＲＥＮ信号
によって供給される。

ＮＡＮＤゲート１５２の出力はフリップフロップ８６の
Ｃ入力に接続され、抵抗１５６によりカップラー母線の
ＣＯＭＰ（ＯＵＴ）一端子に接続されている。

この端子はカップラー母線内の回線により付随するカッ
プラーのＣＯＭＰ （ＩＮ ）一端子に接続されている
。

フリップフロップ８６のＱ出力は回線１５８によりＡＮ
ＤＮＯゲート１の第１人力ｌこ接続されている。

ＮＡＮＤゲート１５４の第２人力は５ＴＡＲＴ（ＩＮ）
信号で、インバータ７６の出力で得られる。

ＮＡＮＤゲート１５４の出力はＮＡＮＤゲート１６２の
両方の入力となり、これらの入力は又抵抗１６４を経て
Ｖ。

ｏｃこ等しい。ＮＡＮ Ｄゲート１６２の出力はユニッ
ト７０のＤ２端子（こ接続されている。

ＮＯＲゲート１２４の出力はＡＮＤゲート１６６の第１
入力となる。

ＡＮＤゲート１４２，１６０゜１６６への第２人力は、
ＡＮＤゲート１７０の出力により回線１６８上に供給さ
れる。

ＡＮＤゲート１７０の１つの入力は信号ＴＬＰＲＥＳ−
で、通信母線の１回線上に現われる。

ＡＮＤゲート１７０の第２人力は信号ＷＡＩＴＢ−で、
第４図のフリップフロップ２６２のＱ出力に現われる。

ＡＮＤゲート１６６．１４２．１６０の出力は、それぞ
れフリップフロップ８０，８２．８４のクリア入力を駆
動する。

ＡＮＤゲート１６６の出力は又、ＮＡＮＤゲート７８の
第２人力ともなる。

第３図はカップラーの詳細部の概略図である。

回路のこの部分への入力の１つは、第２図のユニット７
０の鳥端子から得られ回線１８０上に表われるＧＯＡ信
号である。

ＧＯＡ信号はインバータ１８２を経てＮＡＮＤゲート１
８４の両方の入力へつながれ、そこからＲＣ時定数回路
１８６を経てＮＡＮＤゲート１８８の入力の１つへつな
がれている。

ＮＡＮＤゲート１８８の第２人力は回線１８０上（こ現
われるＧＯＡ信号であり、第３人力は回線１９０上番こ
ＮＡＮＤゲート１９２の出力から得られる。

ＮＡＮＤゲート１８８の出力はインバータ１９４を経て
フリップフロップ１９６のＣ入力【こつなかれている。

フリップフロップ１９６のＤ入力は第５ａ図のＮＯＲゲ
ート３４０の出力で得られるＡＤＲＯＫ信号である。

フリップフロップ１９６のクリア入力は回線１８０上に
現われるＧＯＡ信号であり、又プリセット入力はＶ。

０から得られる。

フリップフロップ１９６のＱ出力はＮＡＮＤゲート１９
Ｂの１つの入力となり、その第２人力は通信母線からの
信号ＴＬＰＲＥＳ−である。

フリップフロップ１９８の第２人力は信号ＴＬＰＲＥＳ
−がハイである時に、抵抗２００を経たＶ。

。である。

ＮＡＮＤゲート１９８の出力は回線マツチング抵抗２０
２を経て、カップラー母線出力５ＴＡ−ＲＴ（ＯＵＴ）
−Ｇこつなかれている。

カップラー母線のこの回線は付随するカップラーの５Ｔ
ＡＲＴ（ＩＮ）−人力につながっている。

第３図の構造への第２人力は、カップラー母線からのＣ
ＯＭＰ（ＩＮ）−信号である。

この信号は付随するカップラーにより、そのＣＯＭＰ（
ＯＵＴ）一端子に供給される。

回線２０４上（こ現われるＣＯＭＰ（ＩＮ）−信号は抵
抗２０６を経た■ｃｃ であり、インバータ２０８の入
力となる。

インバータ２０８の出力はインバータ２１０．２１２を
経た後、ＲＣ時定数回路２１４を経てＮＡＮＤゲート１
９２の１つの入力につながれている。

インバータ２０８の出力は又、回線２１６上のＮＡＮＤ
ゲート１９２の第２人力ともなる。

ＮＡＮＤゲート１９２の出力はインバータ２１８ｃこよ
りフリップフロップ２２０のＣ入力につながれている。

フリップフロップ２２０のＤ入力及びフリップフロップ
２２０．２２２のプリセット入力はいずれもＶ であ
る。

フリップフロップ２２０及び２２２Ｃ のクリア入力は、回線１８０上に現われるＧＯＡ信号に
よって供給される。

フリップフロップ２２０のζ出力は回線２２４（こより
ＡＮＤゲート２２６の１つの入力に接続されている。

フリップフロップ２２２のＤ入力は受信／駆動ユニット
２２８のＲ１出力により供給され、このユニットもモデ
ル５Ｎ７５１３８ の集積回路で良い。

ユニット２２８の対応する母線端子Ｂ１ は、通信母線
のＴＬＲＥ−ＡＤ信号に接続されている。

フリップフロップ２２２のＣ入力はインバータ１９４の
出力から得られる。

フリップフロップ２２２のζ出力はＲＥＡＤ（ＯＵＴ）
−信号としてカップラー回路の他の部分で得られる。

フリップフロップ２２２のζ出力はＲＥＡＤ（ＯＵＴ）
信号としてカップラー回路の他の部分で得られ、回線マ
ツチング抵抗２３０によりカップラー母線のＲＥＡＤ（
ＯＵＴ）回線（こつなかれている。

この回線は他端が付随するカップラーのＲＥＡＤ（ＩＮ
）端子につながれている。

回線２３０上ｌこ現われるＲＥＡＤ（ＩＮ）信号は、他
端が付随するカップラーのＲＥＡＤ（ＯＵＴ）端子に接
続されているカップラー母線内の回線により供給される
。

回線２３０上に現われるこの信号はインバータ２３２を
経てＡＮＤゲート２３４の入力の１つに接続されている
。

ＡＮＤゲート２３４の第２人力は第５ａ図のインバータ
３５０の出力で得られるＡＤＲＥＮ信号【こより供給さ
れる。

Ｍ…アゲート３４の出力はユニット２２８のＤ１端子【
こ接続されている。

インバータ２３２の出力は又インバータ２３６に接続さ
れ、その出力は回路の他の場所で使われるＲＥＡＤ（Ｉ
Ｎ）Ａ信号となっている。

通信母線からのもう１つの入力はＴＬＷＡ−■Ｔ−信号
で、ユニット２２８のＢ２母線端子に接続されている。

対応する受信端子Ｒ２は回線２３８によりＮＡＮＤゲー
ト２４０の１つの入力につながれている。

ＮＡＮＤゲート２４０のもう１つの入力は第４図のフリ
ップフロップ２６２のζ出力に供給されるＷＡＩＴＢ−
信号である。

ＮＡＮＤゲート２４０の出力はＷＡＩＴＡ−イ言号で、
回路の他の場所で使われる。

ユニット２２８のＤ２駆動端子は第４図のフリップフロ
ップ２６２のζ出力に於て、回線２４２【こよりＷＡＩ
ＴＢ信号につながれている。

ＡＮＤゲート２２６の第２人力はカップラー母線内の回
線（こより供給されるＭＥＲ（ＩＮ）信号である。

この回線はカップラー母線の他端に於て、付随するカッ
プラーのＭＥＲ（ＯＵＴ ）端子（こ接続されている。

ＡＮＤゲート２２６の出力はユニット２２８のＤ３．駆
動端子に接続されている。

ユニット２２８のＲ３受信端子は回線マツチング抵抗２
４４を経て、カップラー母線内の回線（こより付随する
カップラーのＭＥＲ（ＩＮ）端子に接続されているＭＥ
Ｒ（ＯＵＴ）端子番こ接続されている。

ユニット２２８内で、付随する母線端子Ｂ３は通信母線
のＴＬＭＥＲ−回線（こ接続されている。

フリップフロップ１９６，２２２，２２０はそれぞれモ
デル５Ｎ７４Ｈ７４の集積回路でも良い。

第４図は２つのつながった母線上の主装置が反対側の母
線の従装置に同時にアクセスを求める時に生ずる行き詰
りを解消する為の信号を発生するカップラー論理のその
部分の概略図である。

５ＴＡＲＴ （ＩＮ ）信号は第２図のインバータ７６
の出力で得られ、５ＴＡＲＴ（ＯＵＴ）信号は第３図の
フリップフロップ１９６のζ出力で得られる。

これら２つの信号はＡＮＤゲート２５０の入力となり、
その出力はインバータ２５２、ＮＡＮＤケート２５４、
及びＲＣ時定数回路２５６を経てＮＡＮＤゲート２５８
の入力の１つにつなかれている。

ＡＮＤゲート２５０の出力は又、ＮＡＮＤゲート２５８
のもう１つの入力となり、その出力はＮＡＮＤゲート２
６０の１つの人力となる。

ＮＡＮＤゲート２６０の第２人力はカップラー母線との
接続点に供給されるＩ Ｎ）ｆＷＡ Ｉ Ｔ信号である
。

カップラー母線にはＩＮＨＷＡＩＴ信号を搬送する回線
はない。

むしろ１つのカップラーに於てＩＮＨＷＡＩＴ端子は接
地され、他の１対のカップラーに於てこの端子は浮動さ
れたままである。

それ故ＮＡＮＤゲート２６０の第２人力は、対応する入
力端子が接地されているカップラーに対しては大地電圧
にあり、ＩＮＨＷＡＩＴ入力が浮動されたままであるカ
ップラーに対しては高電圧Ｖ。

。（こある。

ＮＡＮＤゲート２６０の出力はフリップフロツー７’２
６２（これもモデル５Ｎ７４Ｈ７４の集積回路でも良い
）のクロック入力を供給する。

フリップフロップ２６２のプリセット及びＤ入力はＶ、
、 ＧＣ″′）ながれ１０゛る・フリ゛７プ７°゛７プ
２６２のＱ出力はＷＡＩＴＢ−信号として得られ、ＮＡ
ＮＤゲート２６４の両方の入力となる。

ＮＡＮＤゲート２６４の出力はＲＣ時定数回路２６６を
経てＮＡＮＤゲ−−ト２６８の入力の１つにつながれて
いる。

フリップフロップ２６２のＱ出力はその他の入力と共に
ＷＡＩＴＢ信号をＮＡ、ＮＤアゲート６８に供給する。

ＮＡＮＤゲート２６８の出力はＷＡＩＴＤ−信号として
得られ、回路の他の部分で使われる。

フリップフロップ２６２のＱ出力は又、ＮＡＮＤゲート
２７０に第１人力を供給する。

ＮＡＮＤゲート２７０の出力はＡＮＤゲート２７２の１
つの入力となり、その出力はフリップフロップ２６２の
クリア入力を駆動する。

ＡＮＤゲート２７２の第２人力は通信母線ｌこより供給
されるＴ ＬＰ ＲＥ Ｓ−信号である。

５ＴＡＲＴ（ＩＮ）信号もインバータ２７４を経てＡＮ
Ｄゲート２７６の入力の１つにつながれている。

第２図のユニット７０のＲ１端子で得られるＴＭＡ信号
はＮＡＮＤゲート２７８を経てＡＮＤゲート２７６の他
の入力につながれている。

ＡＮＤゲート２７６の出力はＮＡＮＤゲート２７０の第
２人力を駆動する。

第５ａ図と第５ｂは続いており、カッグラ−を経てその
通信母線とカップラー母線との間でアドレス信号の流れ
を制御するカップラーのその部分を概略的に示している
。

第５ａ図の右端は第５ｂ図の左端につながり、両者間の
信号の流れを示している。

第５ａ図で判る様に、通信母線のアドレス回線は受信／
駆動ユニット２９０，２９２゜２９４の母線端子につな
がっている。

本発明の実施例（こ於て通信母線は２０ビツトのアドレ
スを搬送し、ユニット２９０の様な受信／駆動ユニット
を５つ有している。

判り易くする為に、受信／駆動ユニットの２つは第５ａ
？こ明示していない。

実施例に於てアドレスの最有効４ビットはユニット２９
０の母線端子ｌこ接続され、次ｌこ有効な４ビツトはユ
ニット２９２の母線端子に接続され、次に有効な４ビツ
トはユニット２９４の母線端子に接続されている。

それ酸アドレスの最も有効度の低い８ビツトが図示され
てない受１キ／駆動ユニットにつながれている事が判る
であろう。

ユニット２９４はその付随する回路と共に、図示されて
ない受信／駆動ユニットの接続の仕方を定義するのに役
立つ。

第５ａ図の各受信／駆動ユニットはモデル５Ｎ７５１３
８の集積回路でも良い。

最初ｌこ、ユニット２９４の使用可能な入力がハイ状態
（こあり駆動端子が第１母線端子から離されている時の
、第５ａ図に示した最も有効度の低い４アドレスビット
即ちユニット２９４の母線端（こつながれたビットｃこ
ついて考へてみよう。

この場合通信母線により母線端子（こつなかれたアドレ
スビットはユニット２９４の対応する読取り端子にも現
われる。

ユニット２９４の４つの読取り端子はゲート２９６の４
つの入力端子２，５．９゜１２に接続されている。

ゲート２９６及び第５ｂ図のゲー１−２９８，３００は
いずれもモデル５Ｎ７４１２５ の集積回路でも良い。

これらの集積回路の各々が実際には、入力、出力、制御
端子を持った４つの独立ゲートを有している。

ゲート２９６の場合、４つの制御端子１，４，１０゜１
３は回線３０２によりＮＡＮＤゲート３０４の出力へ共
通連続されてる。

ＮＡＮＤゲ−−１−３０４の出力がロー状態にある時、
４つの端子、２，５゜９．１２はそれぞれ出力端子３．
６，８．１１へ電気的に接続されている。

そこで４つのアドレスビットは回線マツチング抵抗３０
６（こよりカップラー母線内の適切な４回線のアドレス
回線ｌこつなかれる。

こうしてユニット２９４の使用可能な入力がハイ状態に
あり、ゲート２９６への回線３０２上の制御入力がロー
状態にある時、通信母線上ｌと現われるアドレスビット
はカップ−母線の対応するアドレス回線へ伝送される事
が判る。

逆にゲート２９６への回線３０２制御入力がハイ状態に
ある時は、ゲート２９６の出力は入力から切り離され、
第５ａ図の構造はカップラー母線アドレス回線上に現わ
れる信号を制御しない。

この場合ユニット２９４の使用可能な人力がロー状態に
あれば、ユニット２９４のそれぞれの駆動端子は対応す
る母線端子を制御する。

この場合カップラー母線の４回線のアドレス回線上に現
われる４アドレスビツトはユニット２９４を経て通信母
線の対応するアドレス回線につながれる。

アドレスの最も有効度の低い８ビツト（第５ａ図及び第
５ｂ図１こ明示されていないもの）はここに記載された
ものと同一の構造番こまって処理される。

上記の説明は最有効８アドレスビットの処理（こついて
も大体同じであるが、少々の変更を伴う。

例えば全ての受信／駆動ユニットの使用可能な入力は同
じ信号即ちＮＯＲゲート３０８の出力によって制御され
る。

こうしていかな時間に於ても、これらユニットの全母線
端子がユニットの対応する受信端子と交信しているか、
あるいは全ての母線端子が対応する駆動端子に制御され
ている。

同様にＮＡＮＤゲート３０４の出力はゲート２９６のみ
ならずゲート２９８ 、、ｉｏｏへも制御入力を供給す
る。

こうして受信／駆動ユニットへの使用可能入力がハイで
ＮＡＮＤゲート３０４の出力がローの時、最有効８アド
レスビットが受信／駆動ユニットにより伝送され、ゲー
ト２９８．３００によりマツチング抵抗バンク３１０，
３１２を経てカップラー母線内の最も有効なアドレスビ
ット回線ｌこつなかねる。

又逆に、ＮＡＮＤゲート３０４の出力がハイで受信／駆
動ユニット有効信号がローの時は、カップラー母線上ｌ
こ現われる最有効８アドレスビットはユニット２９０．
２９２ＩＣより通信母線の８回線の最も有効なビット回
線ｌこ通信される。

それ改築５ａ図及び５ｂ図の構造は通信母線とカップラ
ー母線間で、アドレスデータの２方向転送を行う事が判
るであろう。

しかしながら通信母線からカップラー母線への転送の場
合は、次（こ説明する様に最有効８アドレスビットを修
正する構造が提供される。

通信母線上に現われる最有勅８アドレスビットを修正す
る構造を提供する理由は、第１ａ図を参照すれば判る。

通信母線２２上の主装置１４が通信母線３２上の従装置
２８と交信を求めており、従装置２８はメモリユニット
であると仮定する。

コンピュータ（こ習熟した人ならすぐ判る事であるが、
従装置２８の様なメモリユニットは可能な最低位の記憶
場所である事がしばしば望まれる。

かくて、例えば従装置２８はＯから４０９５迄のアドレ
ス記憶場所がト１」り当てられるかも知れない。

しかしながら通信母線２２につながれた従装置の１つも
又メモリユニットでＯから４０９５迄のアドレス記憶場
所を有する事もありうる。

こうしてもし主装置１４がアドレスブロックＯから４０
９５の範囲ｌこアドレスを伝送して従装置２８と交信を
求めると、主装置１４は替りに自身の通信母線２２上の
従装置と交信してしまう事ｌこなる。

この困難を解消する為、通信母線３２に接続された全従
装置のアドレス記憶場所は、これらアドレス記憶場所を
通信母線２２（こつなかれた主装置に記憶する前１（４
０９５だけ増分される。

それ故、従装置２８と交信を求める時主装置１４は４０
９６から８１９１迄に入るアドレスを伝送する。

そこでカップラーＡはアドレスをカップラー母線３８に
通過させる前に、主装置により伝送されたアドレスを４
０９６の因数たけ減分する。

そこで減分されたアドレスは従装置２８に割り当てられ
た範囲内のアドレスブロック即ちＯから４０９５に入る
。

この選択減分は第５ｂ図に示す回路で達成される。

ユニット２９０及び２９２の受信端子を経て通信母線か
ら受信された最有効８アドレスビットは加算器回路３１
４及び３１６を経てゲート２９８及び３００（こつなか
れる。

ユニット３１４及び３１６はいずれもモデル５Ｎ７４８
３の集積回路で良い。

第５ｂ図に示す如くカスケードにつなぐとこれらは８ビ
ツトバイナリ全加算器を構成する。

８つの最有効アドレスビットを減分するのに使われる８
ビツト２進数はスイッチバンク３１８と抵抗バンク３２
０，３２２の組合せから発生される。

適切な減分値はスイッチバンク３１８内ｆ７）個々のス
イッチの選択閉鎖ｌこより確立される。

次ｌここの８ビット減分信号はユニット３１４及び３１
６の最有効８アドレスビットと組合されて、ケート２９
８及び３００に減分されたアドレスを供給する。

アドレスがカップラー母線から通信母線ｌこつなかれる
時は減分は起らない点【こ注意して欲しい。

更に第５ａ図及び第５ｂ図には、通信母線に現われるア
ドレスがあらかじめ選択したアドレス範囲内に入る時に
限って、カップラーがデータを通信母線からカップラー
母線へ伝送する事を保証する回路が示されている。

第５ａ図【こ関してユニット３２４及び３２６はいずれ
もモデル５Ｎ７４８５の集積回路から成る。

図の如くカスケードにつなぐと、こｈ；ｐ２つの４ビッ
ト大きさ比較回路は組合さって８ビツトの大きさ比較回
路となる。

ユニット２９０及び２９２の受信端子により受信された
最有効８アドレスビットは、８ビツト入力の１つをこの
８ビツト比較回路に供給する。

これらの最有効８アドレスビットによって許容最下限を
意味する第２の８ビツト２進級は、スイッチバンク３２
８と抵抗バンク３３０ 、；５３２の組合せにより発生
される。

８ビツト比較回路はこれ５２つの８ビツト２進数を比較
し、最有効８アドレスビツトがあらかじめ選択した下限
と等しいかより大きいときにのみロー論理状態にある回
線３３４へ端子５出力を供給する。

同様に第５ｂ図の３３６に一般的（こ示した実質的に同
一の論理回路は最有効８アドレスビットとあらかじめ選
択された上限とを比較する。

しかしながらこの場合、回線３３８への出力は４ビツト
比較回路の１つの端子７からとられ、最有効８アドレス
ビットがあらかじめ選択した上限より小さい時にのみロ
ー論理状態にある。

その結果ＮＯＲゲート３４０の出力すなわち信号ＡＤＲ
ＯＫは通信母線上に現われるアドレスの最有効８ビット
があらかじめ選択した限界内に入る時のみハイである。

信号ＡＤＲＯＫはカップラー内のその他の場所で、通信
母線上のアドレスが前記判定基準に合致しない時ｌこデ
ーターのカップラー母線への伝送を抑止するために使わ
れる。

ＮＡＮＤゲート３０４の入力の１つは第３図のフリップ
フロップ１９６のＱ端子に現われる５ＴＡＲＴ （ＯＵ
Ｔ ）信号である。

ＮＡＮＤゲート３０４の第２人力は第４図のフリップフ
ロップ２６２のＱ出力（こより供給されるＷＡＩＴＢ−
信号である。

通常ＷＡＩＴＢ−信号はハイなのでゲート２９６．２９
８，３００のローレベル駆動入力にハイレベル５ＴＡＲ
Ｔ（ＯＵＴ）信号が生じカップラー母線アドレス母線が
駆動される。

ＮＡＮＤケート３０４のこのローレベル出力はＮＡＮＤ
ゲート３４２ｃこつながれでおり、カップラー母線アド
レス回線が駆動されている事を表示する論理信号ＡＤＥ
Ｎを供給する。

ＡＮＤゲート３４４の第１人力は第２図のフリップフロ
ップ８４のＱ出力により供給されるＡＣＣＥＳＳ信号で
ある。

ＡＮＤゲート３４４の第２人力は第３図のＮＡＮＤゲー
ト２４ （Ｉこより供給されるＷＡＩＴＡ−信号である
。

ＷＡＩＴＡ−信号は通常ハイなので、ハイレベルＡＣＣ
ＥＳＳ信号はＮＯＲゲート３０８の１つの入力にハイレ
ベルを供給する。

ＮＡＮＤゲート３４６の両人力は第４図のＮＡＮＤゲー
ト２６８出力に現われるＷＡＩＴＤ−信号により供給さ
れる。

ＷＡＩＴＤ−信号がハイである通常の状態に於ては、Ｎ
ＡＮＤゲート３４６のロー出力はＡＮＤゲート３４８を
経てＮＯＲゲート３０８の第２人力へつながれている。

こうしてＡＣＣＥＳＳ信号がハイ状態の時は、ＮＯＲゲ
ート３０８の出力はローで、ユニッｌ−２９０゜２９２
．２９４はカップラー母線アドレスビットを通信母線へ
伝送可能となる。

逆にＡＣＣＥＳＳ（８号がロー状態にある時はＮＯＲゲ
ート３０８の出力はハイであり、その結果アドレスビッ
トのカップラー母線から通信母線への伝送を抑止する。

ＮＯＲゲート３０８の出力はインバータ３５０を経てＡ
ＤＲＥＮ論理信号を供給する様Ｅζつながれ、この信号
はハイである時アドレスビットがカップラー母線から通
信母線ヘパスされている事を表示する。

第６図の残りの構造は、通信母線とカップラー母線間で
データビット自身の２方向転送を行うカップラーのその
部分である。

本文及び特許請求の範囲で用いている■データ／／、Ｓ
Ｓデータビット〃〃テータワード〃という言葉はニュー
、メリカルなデータ又は命令を意味しているものとする
。

実施例に於ては各データワードは１６ビツトから成る。

第６図に於て、データワードの４ビツトの２方向転送を
行うのに必要な回路が一般的に３６０１こ示されている
。

同一回路が破線矩形３６２，３６４゜３６６の各々に作
られて、各データワードの残りの１２ビツトの転送を達
成する。

３６０の回路番こ関し、通信母線内のデータ回線のうち
４回線が受信／駆動ユニット３６８の４母線端子（こつ
ながれている。

ユニット３６８はモデル５Ｎ７５１３８ の集積回路で
、前述した如く働く。

ユニット３６８の受信端子はモデル５Ｎ７４１２５集積
回路であるゲート３１０の端子２ ＊ ５ ＝ ９．１
２＃こつなかっている。

ゲート３７０の出力端３，６．８．１１は回線マツチン
グ抵抗３７２を経てカップラー母線内の４回線のデータ
回線につながれている。

これら４回線のカップラー母線データ回線は回線３７４
によりユニット３６８の駆動端子につｆｉキ戻されてい
る。

回路３６０は第５ａ図１こ関して前述した如く、通信母
線とカップラー母線間で４ビツトデータを２方向（こつ
なぐ働きをする。

この操作はＮＯＲゲート３７６．３７８の出力により制
御されている。

又ＮＯＲケート３７６．３７８はＡＮＤゲート３８０，
３８２，３８４．３８６の出力（こより制御されている
。

第５ａ図のインバータ３５０の出力（こ現われるＡＤＲ
ＥＮ信号はＡＮＤゲート３８２及び３８０にそれぞれ１
つの入力を供給する点（こ注意して欲しい。

同様ｌこ第５ａ図のＮＡＮＤゲート３４２の出力に現れ
るＡＤＥＮ信号は、ＡＮＤゲート３８４及び３８６にそ
れぞれ１つの入力を供給する。

後で詳しく判る事であるが、カップラーがその母線上の
主装置に制御される従装置として働いている時は、ＡＤ
ＥＮ信号はハイでありＡＤＲＥＮ信号はローである。

この様な状況に於てＡＮＤゲート３８０及び３８２の出
力はローであるが、ＡＮＤゲート３８４及び３８６はそ
の入力の１つはハイである。

ＡＮＤゲート３８４へのＲＥＡＤ（ＯＵＴ）入力とＡＮ
Ｄゲー１３８６へのＲＥＡＤ（ＯＵＴ）−人力とは、第
３図のフリップフロップ２２２のＱ及びＱ出力によりそ
れぞれ供給される。

後で説明するが、主装置がカップラーを経て他の母線上
の従装置に書込みを求めている時は、ＲＥＡＤ（ＯＵＴ
）信号はローでありＲＥＡＤ（ＯＵＴ）−信号はハイで
ある。

それゆえＡＮＤゲート３８４はロー、ＮＯＲゲート３７
６はハイのままであり、ユニット３６８は使用不可能の
ままであるためその受信端子はデータビットを通信母線
からゲート３７０へつなぐ。

しかしながらＡＮＤゲート３８６はハイ出力を有するた
めＮＯＲゲート３７８の出力をローとし、ゲート３７０
がこれらのデータービットをカップラー母線内の対応す
る４デ一ター回線ヘパスし最終的（こは遠方の従装置ヘ
パスする事を可能ならしめる。

逆シこ制御主装置が遠方従装置からの読みとりを求めて
いる時は、ＲＥＡＤ（ＯＵＴ）信号はハイでＲＥＡＤ（
ＯＵＴ）−信号はローである。

この場合ユニット３６８は使用可能となるがゲート３７
０は使用不可能となり、カップラー母線からのデーター
ビットは通信母線に転送されそこから制御主装置により
読み取られる。

カップラーが付随するカップラーｌこ制御される。

主装置として働いている時、ＡＤＲＥＮ信号はハイでＡ
ＤＥＮ信号はローである。

この場合ユニット３６８及びゲート３７０の交互の使用
可能はＡＮＤゲート３８０及び３８２に制御され、最終
的にそれぞれの入力信号はＲＥＡＤ（ＩＮ）−及びＲＥ
ＡＤ（ＩＮ）Ａである。

第３図においてこれら２つの信号は互いに複数をなし、
カップラーを経てデータービットの流れを適切な方向（
こ制御する働きをしている事が判る。

カップラーの全体操作を例をあげて理解しよう。

第１ａ図の主装置１４が従装置２８ヘデーターワードの
書込みを求めているものと仮定する。

この場合カップラー３４は主装置１４に関し従モードで
、カップラー３６は従装置２８に関し主モードで働く。

転送を開始する為主装置１４は母線２２のＴＬＧＯ−回
線をローとし、その結果第２図のユニット７０のＲ２端
子にハイレベルＧＯＡ信号が発生する。

第３図の回線１８０上のハイレベルＧＯＡ信号はＮＡＮ
Ｄゲート１８８の１つの入力をただちにハイとし、時定
数回路１８６による遅延時間後に第２人力をハイとする
。

１００ナノセカンドのオーダーのこの遅延時間は、刻時
フリツフフロツプ１９６番こ優先して充分な時間をもっ
て適切ｒ、ｉ：ＡＤＲＯＫ信号を供給することを保証す
るために供給される。

主装置１４がＴＬＧＯ−回線をローとする時は、書込も
うとしているデーター及び書込もうとしている従装置２
８内のアドレスをも通信母線（こつなぐ。

通信母線２２につながれた従装置はすべてローレベルＴ
ＬＧＯ−信号を確認するが、アドレスの補数が主装置１
４により伝送されたアドレスを有する従装置のみが応答
する。

もちろん従装置２８のアドレス補数は従カップラー３４
のアドレス補数内に含まれており（第５ａ。

５ｂ図の回路で行なわれるアドレス減分を考慮する）そ
のためハイレベルＡＤＲＯＫ信号がＮＯＲゲート３４０
の出力に現われる。

操作サイクルのこの点（こ於て回線１９０上に現われる
信号は通常ハイなので、ＮＡＮＤゲート１８６の出力が
ハイとなる時はＮＡＮＤゲート１８８の出力はローとな
りフリップフロップ１９６のクロック入力に正の実行指
示を行う。

ハイレベルＡＤＲＯＫ信号とこれとによりフリップフロ
ップ１９６のＱ出力はハイ論理レベルに切り換る。

Ｔ ＬＰ ＲＥ Ｓ−信号は通常ハイであるため、これ
によりＮＡＮＤゲート１９８の出力はローとなり主カッ
プラー３６につながるカップラー母線上にローレベル５
ＴＡＲＴ（ＯＵＴ）−信号を供給する。

主装置１４がＴＬＧＯ−回線をローとする時それは母線
２２のＴＬＲＥＡＤ回線もローとし、遠方従装置に書込
みたがっている事を表示する。

ユニット２２８（第３図）のＢ１端子のこのローレベル
により、フリップフロップ２２２の対応する受信端子Ｒ
１及びＤ入力もハイ論理レベルとなる。

フリップフロップ２２２はインバーター１９４の出力に
よりフリップフロップ１９６と同時刻に刻時され、その
Ｑ出力はローとなり、その結果カツプラーのＲＥＡＤ（
ＯＵＴ）端子にローレベル論理信号を供給する。

同時ｌこフリップフロップ２２２の出力はハイとなる。

ここで第５ａ図においてフリップフロップ１９６（第３
図）のＱ出力からくる５ＴＡＲＴ （ＯＵＴ ）信号は
ハ、イでありＷＡＩＴＢ−は通常ハイである事を思い出
そう。

その結−！ｉ！ＮＡＮＤゲート３０４の出力はローであ
り、ゲート２９６２９８．３００がアドレスを母線２２
からカップラー母線へ転送する事を可能ならしめる。

論理信号ＡＤＥＮはハイである。

ＷＡＩＴＤ−信号は通常のハイ状態にありアクセス信号
はローなので、ＮＯＲゲート３０８への両入力ともロー
でありそのハイ出力はユニット２９０，２９２，２９４
の駆動装置を使用不能とする。

ＡＤＲＥＮ信号はロー論理レベルである。

次に第６図に関し、ＡＤＲＥＮ信号はローなのでＡＮＤ
ゲート３８０．３８２は′７）ずれもハイ出力状態とは
ならない。

しかしながらＡＤＥＮ信号はハイであり、ＲＥＡＤ（Ｏ
ＵＴ）−信号は上記においてハイ状態にあった。

ＡＮＤゲート３８６はハイ出力を有し、その結果ＮＯＲ
ゲート３７８からロー出力を生ずる。

このロー出力はゲート３７０を使用可能とし、母線２２
上に現われるデータービットはカップラー母線へ転送さ
れる。

ＲＥＡＤ（Ｏ・ＵＴ）信号はローなので、ＮＯＲゲート
３７６の出力はハイのままでありユニット３６８の駆動
端子を使用不能とする。

この点までの操作を要約すると、従カップラー３４はア
ドレスビット及びデータビットの両方を母線２２からカ
ップラー母線３８へつないだ。

さらＩこカップラー３４はカップラー母線上にローレベ
ル５ＴＡＲＴ（ＯＵＴ）−信号とローレベルＲＥＡＤ（
ＯＵＴ）信号を供給した。

次に主カップラー３６の操作（こつぃて振り返ると、最
後にのべたカップラー母線上の２つの信号は主カップラ
ー３６においてそれぞれ５ＴＡＲＴ（ＩＮ）−及びＲＥ
ＡＤ（ＩＮ）信号として受信されるということを思い出
す。

ここで主カップラー３６の構潰を表わす第２図−６図を
考慮し特に第２図を参照すると、ローレベル５ＴＡＲＴ
（ＩＮ）−信号はインバーター７６の反転後ＮＡＮＤゲ
ート７８の１つの入力にハイレベルを供給することが判
る。

ＮＡＮＤゲート７８の他の入力は通常ハイ状態なので、
ＮＡＮＤゲート７８の出力に現われるローレベルはフリ
ップフロップ８０をプリセットしそのＱ出力をローとす
る。

ＡＮＤゲ゛−ト９２への入力におけるこのロー論理レベ
ルにより母線３２上にローレベル論理信号（ＯＵＴ）信
号が出る。

この信号は母線３２上のカップラー３６より下位のすべ
ての主装置に、カップラー３６が母線３２ヘアクセスを
求めている事を知らせる。

母線３２上のカップラー３６より上位の主装置で、回線
９８上のローレベルＴＬＡＧ（ＩＮ）信号により知らさ
れるようなアクセスを求めているものは１つもないと仮
定すれば、インバータ９４の反転後口−レベル信号は又
ＡＮＤゲート９６の出力をもハイとする。

更にもしＴＬＡＫ−信号がハイで母線３２上には肯定応
答状態の主装置が無い事を表示していればユニット７０
のＲ３端子はローでインバータ１１６は第２ハイレベル
入力をＮＡＮＤゲート１０６へ供給する。

最後にＡＮＤゲート９６の出力に於けるハイレベルは、
ＲＣ回路１１２のＲＣ時定数によりあらかじめ定められ
た遅延時間後に、ＮＡＮＤゲート１１０の出力をハイと
する。

ＮＡＮＤゲート１０６へのこれら３つのハイレベルによ
り、フリップフロップ３２のクロック入力はハイレベル
となる。

フリップフロップ８２のＤ入力は正の供給電圧なので、
そのＱ出力はハイとなりＱ出力はローとなる。

ユニット７０の端子Ｄ３につながれたハイＱ出力により
母線３２上にローレベルＴＬＡＫ−信号が出て、母線３
２上の他の全ての主装置にカップラー３６が肯定応答状
態ｌこある事を表示する。

更にこのハイレベルＱ出力はＮＯＲゲ−Ｎ２４の出力を
ローとし、それｌこよりＡＮＤゲート１６６の出力はロ
ーとなりフリップフロップ８０をクリアして操作の次の
サイクルの準備をする。

しかしながらフリップフロップ８２のローレベルＱ出力
はＡＮＤゲート９２の出力をローのままとし、母線３２
上の全ての下位主装置にカップラー３６が母線にアクセ
スを求めている事を表示する。

母線にアクセスを有する主装置が母線３２上の無い時は
、信号ＴＬＡＶはハイでユニット７０の端子Ｒ４Ｇこ於
ける論理レベルはローである。

こうしてフリップフロップ８２のＱ出力がローｌこなる
とフリップフロップ８４のＣ入力はハイレベルとなり、
そのＱ出力はハイにＱ出力はローに切り換る。

このハイレベルＱ出力はユニット７０の端子Ｄ４につな
がれ母線３２上にローレベルＴＬＡＶ信号を出し、他の
全ての主装置にカッツプラー３６がアクセスを得た事を
表示する。

ハイレベルＱ出力・は又ＮＯＲゲート１２４の第２人力
につながれ、フリップフロップ８４がアクセス状態にあ
る限りフリップフロップ８０がクリア状態に保たれる事
を保証する。

更にフリップフロップ８４のＱ出力がハイの時はインバ
ータ１３４の出力はローであり、ＡＮＤＮＯゲート１の
出力からフリップフロップ８２ヘロークリア入力を出す
。

これはフリップフロップ８２をクリアし、そのＱ出力を
ロー、Ｑ出力をハイとする。

更にインパーク１３４の出力はフリップフロップ８６の
クリア入力を解除する為に使われ、このフリップフロッ
プは終局的にはアクセス状態の終りにフリップフロップ
８４をクリアする為に使われている。

通常インバータ１３４の出力はハイ、従ってＮＯＲゲー
ト１３６の出力はローであり、フリップフロップ８６を
クリア状態に保っている。

この様にそのＱ出力がハイなので、回線１６８上のハイ
論理レベルと組合さるとＡＮＤゲート１６０の出力をハ
イとし、その結果フリップフロップ８４のクリア入力は
通常フリーでフリップフロップはそのクロック入力によ
り刻時されている。

しかしながらインバータ１３４の出力がローとなると、
ＮＯＲゲ−４１３６の出力に正変換が生じ、ＲＣ時定数
回路１３８により課された遅延時間後にフリップフロッ
プ８６のクリア入力に伝送される。

これによってフリップフロップ８６の出力状態に変化は
生じないが、フリップフロップは解除されその状態はク
ロック入力に於ける正のパルスにより変化する様になる
。

フリップフロップ８４のＱ出力はＮＡＮＤゲート１４４
，１４８及びＲＣ時定数回路１４６からなる回路ｌこ入
力を供給する。

この回路は誤動作によりおよそ１ミリ秒の通常の時間内
にアクセス状態が終止しない様な場合、始動後およそｌ
Ｏミリ秒後にアクセス状態を終止するのに使われる。

こうしてアクセス状態のフリップフロップ８４からのロ
ーレベルＱ出力はＮＡＮＤゲート１４４により反転され
てハイレベルとなり、時定数回路１４６により課された
およそ１０ミリ秒後ＮＡＮＤゲート１４８の１つの入力
へ伝送される。

フリップフロップ８４のＱ出力から発生し回線１５０上
に現われる信号もハイであり、その為ＮＡＮＤゲート１
４８の出力はローとなる。

フリップフロップ８６のプリセット入力へのこのロー人
力は、そのＱ出力をローとする。

ＡＮＤゲート１６０へのこのロー人力によりＡＮＤゲー
ト１６０からロー出力が生じ、フリップフロップ８４を
アクセス状態からクリアする。

フリップフロップ８４をクリアする正規モードについて
次に説明する。

再び主カップラー３６の操作に関し、従カップラー３４
からロート〜し５ＴＡＲＴ（ＩＮ）−信号が受信される
と、ＮＡＮＤゲート１５４への５ＴＡ−ＲＴ（ＩＮ）入
力はハイとなる。

さて第５ａ図に於て、主カップラー３６によりアクセス
が達成されるとＡＮＤゲート３４４１こ１つの入力を供
給するＡＣＣＥＳＳ信号はハイである事を思い出してい
ただきたい。

ＷＡＩＴＡ−信号は通常ハイなのでその結果としてのＡ
ＮＤゲート３４４の出力に於けるハイレベルにより、Ｎ
ＯＲゲート３０８の出力にローレベル論理信号が発生す
る。

これ【こよりユニット２９０，２９２．２９４の駆動装
置は、アドレスビットをカップラー母線３８から通信母
線３２へつなげる様になる。

同時にインバータ３５０の出力に於けるＡＤＲＥＮ信号
はハイとなる。

第６図のデータ転送回路内のこのハイレベルＡＤＲＥＮ
信号は、ＡＮＤゲート３８０．３８２の１つの入力を使
用可能とする。

前記説明から、全考慮している例１こ於て主装置１４は
従装置２８にデータワードを書き込もうとしているので
、従カップラー３４からのＲＥＡＤ（ＯＵＴ）は号はロ
ー論理状態ｌこある事が思い出される。

インバータ２３２．２３６第３図を経た後主カップラー
３６）こよりそのＲＥＡＤ（ＩＮ）端子に受信されるこ
の信号により、ローレベルＲＥＡＤＣＩＮ）Ａ信号が発
生する。

その結果ＡＮＤゲート３８２の出力はローのままであり
、ＮＯＲゲート３７８の出力はハイとなってゲ−１３７
０は使用不能となる。

しかしながらＣＩ −レベルＲＥＡＤ （ＩＮ ）信号
はインバータ２３２により反転され、ハイレベルＲＥＡ
Ｄ（ＩＮ）−信号を発生する。

こうしてＡＮＤゲート３８０の出力はハイでＮＯＲゲー
ト３７６の出力をローとし、ユニット３６８の１駆動装
置はデータビットをカップラー母線３８から通信母線３
２へ転送出来る様になる。

さて主カップラー３６の操作に関して第２図に戻ると、
ハイレベルＡＤＲＥＮ信号と前記ハイレベル５ＴＡＲＴ
（ＩＮ）ｆｉ号と（こよりＮＡＮＤゲート１５４からの
ロー出力とＮＡＮＤゲート１６２からのハイレベル出力
が発生する。

ユニット７０のＤ２人力に於けるこのハイレベル信号に
ヨリ、通信母線３２上（こローレベルＴＬＧＯ−信号が
発生する。

このローレベルＴＬＧＯ−信号により通信母線３２につ
ながれた全従装置が応答を開始するが、主カップラー３
６により通信母線３２上に出されたアドレスを有するの
は従装置２８たけなので、それだけが応答を完了する。

さて第３図に関し、主カップラー３６内のハイレベルＲ
ＥＡＤ（ＩＮ）−信号とハイレベルＡｌ）ＲＥＮ信号と
ｌこよりＡＮＤゲート２３４からハイレベル出力が発生
し、通信母線３２上に現われるＴＬＲ−ＥＡＤ信号はロ
ーとなる。

これは従装置２８に、従装置２８が母線３２上に現われ
るデータワードを読みとろうとしている事を知らせる。

さて主カップラー３６の操作を続けながら第２図を参照
すると、従装置２８はデータ転送を完了する時通信母線
３２上にローレベルＴＬＴＭ−信号を返す。

これによりユニット７０のＲ１端子ｌこハイレベルＴＭ
Ａ信号が発生する。

このハイレベルＴＭＡ信号によりＮＡＮＤゲート１５２
の出力がＤ −Ｌ／ ヘルトナリ、このローレベルはＣ
ＯＭＰ（ＯＵＴ）−信号としてカップ−母線３８上に出
される。

フリップフロップ８６のクロック入力にも接続されてい
るこのローレベルは、フリップフロップの出力状態には
影響を及ぼさない点に注意して欲しい。

次ｌこ従装置３４の操作番こ関して第３図（こ戻ると、
主カップラー３６により伝送されたローレベルＣＯＭＰ
（ＯＵＴ）−信号は従カップラー３４！こ於てローレベ
ルＣＯＭＰ （ＩＮ ）−信号として受信される。

これはインバータ２０８に反転されてハイレベル信号と
なり、回線２１６上のこの信号はＮＡＮＤゲート１９２
ｃこ１つの人力を供給する。

ＲＣ回路２１４によって課された遅延時間後、ＮＡＮＤ
ゲート１９２の他方の入力とハイなりその結果ＮＡＮＤ
ゲートからローレベル入力信号が発生し、フリップフロ
ップ２２０のクロック入力に於てハイレベル変換が行わ
れる。

これはフリップフロップ２２０のＱ出力をハ、イとし、
ハイレベルＴＭＢ信号を発生する。

さて従カップラー３４の操作に関し第２図に戻ると、こ
のハイレベルＴＭＢ信号はユニット７０を経てつながれ
通信母線２２上ｉこローレベルＴＬＴＭ−信号を供給す
る。

これは従装置として働いているカップラー３４がそのデ
ータ転送を完了した事を主装置ｔこ知らせる。

その結果、主装置１４はＴＬＧＯ−信号を解除してハイ
状態となる。

その結果ユニット７０の出力にローレベル入力信号が発
生する。

このローレベルＧＯＡ４ｉ号はフリップフロップ１９６
，２２２．２２０（第３図）を全てクリアし、それに続
くフリップフロップ１９６からのローレベルＱ出力によ
りカップラー母線３８上にハ・ｆレベル５ＴＡＲＴ（Ｏ
ＵＴ）−信号が発生する。

フリップフロップ２２０がクリアされるとＴＭＢ信号は
ローとなり、母線２２上のＴＬＴＭ−信号はハイ状態に
戻る事が出来る。

ハイレベル５ＴＡＲＴ（ＯＵＴ）−信号はハイレベル５
ＴＡＲＴ（ＩＮ）−信号として主カップラー３６により
受信され、第２図のインバータ７６により反転されてロ
ーレベル５ＴＡＲＴ（ＩＮ）信号となる。

ＮＡＮＤゲート１５４の入力に於けるこのローレベル信
号は、終局的にユニット７０のＤ２端子をローとし通信
母線３２上にハイレベルＴＬＧＯ−信号を発生する。

従装置２８はこのハ・ｆレベルＴＬＧＯ−信号ｌこより
フリ→こされると、通信母線３２上のＴＬＴＭ−信号を
解除してハイ状態にする。

これは主カップラー３６によりローレベルＴＭＡ信号と
してユニット７０のＲ１端子で受信される。

ＮＡＮＤゲート１５２の入力に於けるこのローレベルＴ
ＭＡ信号により、このＮＡＮＤゲートの出力にハイレベ
ル信号が発生する。

フリップフロップ８６のクロック入力につながれたこの
ハイレベル変換によりこのフリツプフａツブＱ出力はロ
ーとなりＡＮＤゲート１６０を経たフリップフロップ８
４のアクセスをクリアする。

フリップフロップ８４のＱ出力がローになると通信母線
３２上のＴＬＡＶ信号はハイとなり、母線上の他の全て
の主装置ｌこ主カップラー３６が母線へのアクセスを解
除した事を表示する。

同時にＮＡＮＤゲート１５２の出力に於けるハイレベル
信号は、ハイレベルＣＯＭＰ（ＯＵＴ）−信号としてカ
ップラー母線３８上に出される。

再び第３図を考へると、このハイレベｌし信号は従カッ
プラー３４によりＣＯＭＰ（ＩＮ）−信号として受信さ
れる。

これは終局的にフリップフロップ２２０にローレベルク
ロック入力を発生し、データ転送サイクルを完了しカッ
プラー３４．３６を遊び状態にして主装置からの次の呼
びを待たせる。

主装置１４が従装置２８から読み取りを求める時の操作
は前記と同様である。

しかしながらこの場合主装置１４は通信母線２２上にハ
イレベルＴＬＲＥＡＤ信号を出す。

第３図を見れば判る様に、これは従カップラー３４の論
理内で使われるハイレベルＲＥＡＤ （ＯＵＴ ）信号
を発生し、カップラー母線３８上の主カップラー３６へ
伝送される。

前述した方法で、従カップラー３４のＡＤＥＮ信号はハ
イであり、カップラー３４内のＡ’ＤＲＥＮ信号はロー
である。

アドレスビットは又、従カップラー３４により通信母線
２２からカップラー母線３８へつながれる。

しかしながらこの場合、ハイレベルＡＤＥＮ信号は第６
図の従カップラー３４内ノハイレベルＲＥＡＤ（ＯＵＴ
）信号と一緒になって、データビットがカップラー母線
３８から通信母線２２へのみ転送される様にする。

主カップラー３６の操作に関し次に第３図１こ戻ると、
ハイレベルＲＥＡＤ （ＩＮ ）信号はハイレベルＲＥ
ＡＤ（ＩＮＫＡ信号とローレベｌしＲＥＡＤ（ＩＮ）−
信号とを発生する。

その結果ＡＮＤゲート２３４の出力はローで主カップラ
ー３６は通信母線３２上にハイレベルＴＬＲＥＡＤ信号
を伝送し、従装置２８に主装置１４がそれからの読み取
りを欲している事を表示する。

ここで再び主カップラー３６のＡＤＥＮ信号はローでＡ
ＤＲＥＮ信号はハイであり、ユニット２９０．２９２，
２９４は再びカップラー母線３８から通信母線３２への
アドレスの通信が可能となる。

しかしながら第６図を見ると、ハイレベルＲＥＡＤ（Ｉ
Ｎ）Ａ及びローレベルＲＥＡＤ（ＩＮ）−信号とつなが
ったハイレベルＡＤＲＥＮ信号により、ゲート３７０は
データビットを通信母線３２からカップラー母線３８へ
転送可能となる。

こうしてこの場合、カップラーは一緒になってここでも
アドレスビットを主装置１４から従装置２８へパスする
様に働くが、ここではデータビットは縫装置２８から主
装置１４ヘパスされる事が判る。

主装置１４が従装置２８から読み取りを求めている時に
、従装置２８に読み取りエラーが発生すると従装置は通
信母線３２のＴＬＭＥＲ−回線をローに引き戻す。

第３図で判る様に主カップラー３６のユニット２２８で
受信されたこのローレベルＴＬＭＥＲ−信号は、ハイレ
ベル信号としてユニット２２８のＲ３端子へつながれ、
そこからハイレベルＭＥＲ（ＯＵＴ）信号としてカップ
ラー母線３８へつながれている。

四番こ第３図に於てこの信号は従カップラー３４により
ハイレベ／ｌ／ＭＥＲ（ＩＮ）信号として受信され、そ
れは従カップラー３４のＴＭＢ信号がハイとなる時ＡＮ
Ｄゲート２２６によりゲートされるＡＮＤゲート２２６
からのこのハイレベル出力はユニット２２８を経てつな
がれ、通信母線２２のＴＬＭＥＲ−回線を口とし主装置
１４ζこ従装置２８に読み取りエラーが発生した事を表
示する。

通信母線信号ＴＬＰＲＥＳ−は通常ハイ信号であり、通
常の停止やＡＣ電源切れによりいずれかのＤＣ電源電圧
が切れ始める少くとも１０ミリ秒前にローとなる。

ＴＬＰＲＥＳ−は電源供給により発生される。

信号は電源故障中及び故障後、１オーム以下の接地経路
を保つ。

ＡＣ電源のターンオン中は、全てのＤＣ電源電圧が安定
化する迄ＴＬＰ−ＲＥＳ−は大地電圧のままである。

第２図で判る様ニ、ローレヘルＴＬＰＲＥＳ−信号によ
す回線１６８上にローレベル信号が発生しフリップフロ
ップ８０．８２．８４をクリアする。

それ番こ続くフリップフロップ８４のローＱ出力もフリ
ップフロップ８６をクリアする。

第３図を見るとローレベルＴＬＰＲＥＳ−信号により、
ハイレベル５ＴＡ−ＲＴ（ＯＵＴ）−信号が発生する。

こうして置 −ＰＲＥＳ−がローになると、影響を受け
るカップラ一端子は全てその通信母線にアクセスを得よ
うと試みる即ちそのカップラー母線を経て付随するカッ
プラーと通信しようとする事が判る。

カップラーの構造は又、その他の故障の影響を最小限に
するのに役立つ。

例えばもしカップラーがたまたま付随するカップラー母
線から切り離されると、切り離されたカップラー及び他
端の付随するカップラー１こおいて、５ＴＡＲＴ （Ｉ
Ｎ ）−人力を浮動したままにする。

しかしながら、この場合５ＴＡＲＴ（ＩＮ）−人力は抵
抗７２を経てカップラー自身内の正電圧供給Ｖ。

ｏＧこ接続されており、両カップラーともそれぞれの通
信母線へ誤ってアクセスを求める事を抑止する。

第３図においてＴＬＷＡＩＴ−信号は通信母線上の通常
ハイ信号であり、母線上の他のすべての主装置に優先し
て通信母線にアクセスを求める時カップラーｌこよりロ
ーにされうる。

例えば第３図のＷＡＩＴＢ信号がハイならば通信母線上
のＴＬＷＡＩＴ−信号はローとなる。

主装置のローＴＬＷＡＩＴ−信号の影響を図解するため
、同一通信母線（こつなかれた他のカップラーがＴＬＷ
ＡＩＴ−信号をローにしたと仮定しよう。

すると第３図のカップラーのＲ２端子はハイとなる。

ＷＡＩＴＢ−信号は通常ハイなので、ＮＡＮＤゲート２
４０の出力すなわちＷＡＩＴＡ−信号はローである。

第５ａ図にもどると、ローレベルＷＡＩＴＡ＝はＡＣＣ
ＥＳＳ信号がＮＯＲゲート３０８の出力がロー（こなる
のを防いでいる事が解る。

従って通信母線駆動装置２９０２９２．２９４の使用可
能入力は、駆動端子上のアドレスを通信母線に接続する
事が出来ない。

ＡＤＲＥＮ信号はローのままである。

ＡＤＲＥＮ信号力３ｏ−であると、通信母線上において
カップラーがＴＬＧＯ−信号をロー！こ駆動する事が出
来ない。

従って通信母線上にローレベルＴ ＬＷＡ Ｉ Ｔ
＠ 号が存在すると主装置やカップラーは母線を制御出
来ない事が判る。

第７図の波形限時ダイヤグラムは第４図に示したゆきず
まり解消回路の操作を理解するのに役立つ。

この回路がかかわる行き詰まりはつながれた２回線の通
信母線上の主装置が反対の通信母線上の従装置と通信を
求める時に発生する。

しかしながら他の主装置が反対側通信母線を制御してい
るので、どの主装置も反対側通信母線を経て通信する事
が出来ない。

第４図の回路はこの困難を解消するのに役奈つ。

カップラー母線に接続されたカップラーの１つにおいて
第４図のＩＮＨＷＡＩＴ端子は浮動されたままであり、
カップラー母線につながった他のカップラーにおいてＩ
ＮＨＷＡＩＴ 端子は接地されているので解消の性質は
あらかじめ定まる。

こうして接地端子のあるカップラーは一コーレベルＩＮ
ＨＷＡＩＴ信号を有し、反対のカップラーはハイレベル
ＩＮＨＷＡＩＴ信号を有する。

第７図の波形ダイヤグラムにおいて破線上の波形は接地
カップラーに属し、破線下の波形は接地カップラーに属
する。

時間１において接地カップラーに接続された通信母線上
のＴＬＧＯ−信号はローとなり、接地カップラーにハイ
レベルＧＯＡ信号が生ずるものと仮定する。

少し遅れて時間２に、接地カップラーのｓ ＴＡＲＴ
（ＯＵＴ ）−信号はローとなる。

これにより非接地カップラーの５ＴＡＲＴ（ＩＮ）信号
はハイとなる。

又時間１において非接地カップラーに接続された通信母
線上のＴＬＧＯ−信号はローとなると仮定しよう。

再び、少し遅れてほぼ時間２で非接地カップラーの５Ｔ
ＡＲＴ（ＯＵＴ）信号はハイとなる。

この点ｔこおいてＷＡＩ−ＴＢ−信号は通常のハイ状態
（こあるので、第５ａ図カラハイレベル５ＴＡＲＴ（Ｏ
ＵＴ肩号が非接地カップラーのＡＤＥＮ信号をハイ状態
へ切り換える事が判る。

第４図（こ関して再び、ハイレベル５ＴＡＲＴ（ＩＮ）
信号はインバーター２７４により反転されたのちＡＮＤ
ゲート２７６の入力端子４をローとする。

ハイレベル５ＴＡＲＴ（ＩＮ）及び５ＴＡＦｔＴ（ＯＵ
Ｔ）信号（こより発生したＡＮＤゲート２５０のハイ出
力はＮＡＮＤゲ゛−１−２５８の１つの入力（こ直接接
続される。

ＲＣ回路２５６による遅延時間後、ＮＡＮＤゲート２５
８の他の入力もハイとなる。

これによりＮＡＮＤゲート２５８はロー状態ｌこ変換し
、フリップフロップ２６２のクロック入力は正変換を行
う。

そのカップラーｔこおいてＩＮＨＷＡＩＴ信号は常（こ
ローであり７フリツプフロツプ２６２のクロック端子は
常にハイであるので、接地カップラーではこのような変
換はおこらない。

再び非接地カップラーに関し、正刻時パルスは時間３に
於てフリップフロップ２６２のＱ出力即ちＷＡＩＴＢ信
号をハイとする。

同時にＷＡＩＴＢ−信号はロー状態に切り換る。

ＲＣ回路２６６による遅延時間後、ＷＡＩＴＤ−信号も
時間４に於てロー状態ｌこ切り換る。

第５ａ図をちょっと見ると、ローレベルＷＡ Ｉ Ｔ
Ｂ−信号によりＡＤＥＮ信号はロー状態に戻る。

第３図に於てハイレベルＷＡＩ−ＴＢ信号はユニット２
２８を経てつながれており、非接地カップラーにつなが
れた通信母線上にローレベルＴＬＶＶＡＩＴ−信号を出
す。

ハイレベルＷＡＩＴＢ信号も、１ニツト２２８のＲ２端
子をハイ状態にする。

回線２３８上に現われるこのハイレベル信号は、第７図
に於けるＷＡＩＴＡ信号である。

しかしながらこの場合、非接地カップラーはローレベル
ＷＬＷＡＩＴ−信号の始動装置であるので、ロー「勺し
ＷＡ Ｉ Ｔ Ｂ−信号ｔこよりＷＡＩＴＡ−信号はハ
イのままにとどまる事が出来る。

非接地カップラー（こ接続された通信母線上のＴＬＧＯ
−信号のロー状態は、その母線上の主装置により生じた
ものである事が思い出される。

しかしながら時間３に於て、その母線上のローレベルＴ
ＬＷＡＩＴ−信号により主装置は゛ｒＬＧ０−信号を解
除してハイ状態となる。

その結果、非接地カップラー内のＧＯＡ信号はローとな
り非接地カップラー内の５ＴＡＲＴ（ＯＵＴ）信号もロ
ーとなる。

＼ 再び第５ａ図に関し、時間４ｃこ於けるＷＡＩＴＤ−信
号の負変換によりＡＤＲＥＮ信号はハイとなる。

そこで第２図に於て、５ＴＡＲＴ（ＩＮ）信号はハイ状
態【こある為、このハイレベルＡＤＲＥＮ信号により非
接地カップラーに接続された通信母線上のＴＬＧＯ−信
号はローとなる。

しかしながらこの点に於て、ＴＬＧＯ−信号は非接地カ
ップラーの制御下にあるものの元々それは通信母線上の
主装置の制御下にあったものである事に注意して欲しい
。

このローレベルＴ Ｌ ＧＯ−信号によす、非接地カッ
プラーに接続された通信母線上の従装置のいくつかはデ
ータ転送を始動する。

データ転送完了後、従装置は通信母線のＴＬＴＭ−回線
をローとする。

その結果時間５に於て非接地カップラー内にハ、イレベ
ルＴＭＡ信号が発生する。

これ【こよりＡＮＤゲート２７６のピン５人力はローと
なる。

第２図のＮＡＮＤゲート１５２を経て操作しているハイ
レベルＴＭＡ信号も又ＣＯＭＰ（ＯＵＴ）−信号をハイ
からロー・へ変換させる。

従って時間５１こ於て接地カップラー内のＣＯＭＰ（Ｉ
Ｎ）−信号はローとなり、ＲＣ回路２１４による遅延時
間後フリップフロップ２２０のクロック入力に於て正変
換を起す。

これにより時間６（こ於て、接地カップラーのＴＭＢ信
号はハイとなる。

このハイレベルＴＭＢ信号は第２図のユニット７０を経
てつながれ、接地カップラーに付随する通信母線上にロ
ーレベルＴＬＴＭ−信号を出す。

これはその通信母線を制御している主装置に、接地カッ
プラーがそのデータ転送を完了した事を知らせる。

従ってその主装置はＴＬＧＯ−信号を解除してハイ状態
とし、接地カップラーのＧＯＡ信号をローとする。

第３図のこのローレベルＧＯＡ信号はフリップフロップ
１９６，２２２，２２０の各々をクリアし、時間８（こ
於て５ＴＡＲＴ（ＯＵＴ）−信号をハイとしてＴＭＢ信
号をローとする。

同時１こ非接地カップラーの５ＴＡＲＴ（ＩＮ）信号も
ローとなる。

それｌこよりＡＮＤゲート２７６のピン４に於ける信号
はハイ状態に切り換る。

又第２図のＮＡＮＤゲート１５４を経て操作しているロ
ーレベル５ＴＡＲＴ（ＩＮ）信号も、非接地カップラー
（こつながる通信母線上でＴＬＧＯ−信号を７）イとす
る。

その結果この通信母線上の従装置はＴＬＴＭ−信号を解
除してハイ状態となり、時間９に於て非接地カップラー
のＴＭＡ信号をローに切り換える。

第２図のＮＡＮＤゲート１５２を経たローレベルＴＭＡ
信号はＣＯＭＰ（ＯＵＴ）−信号を解除してハイ状態と
なり、操作の次のサイクルに備える。

同時に第４図のＮＡＮＤｙ−ト２７８を経て操作してい
るローレベルＴＭＡ信号は、ＡＮＤゲート２７６のピン
５人力をハイとする。

時間９に於てＡＮＤゲート２７６の両入力共ハイである
為、ここでその出力はハイとなる事が判る。

この時点に於て第４図のＷＡＩＴＢ信号はまたハイであ
る為、ＮＡＮＤゲート２７０の出力゛はローに切り換る
。

これによりＡＮＤゲート２７２の出力はロ一番こ切り換
り、フリップフロップ２６２はクリアされる。

ＷＡＩ−ＴＢ倍信号ローとなるがＷＡＩＴＢ−及びＷＡ
ＩＴＤ−信号はいずれもハイとなる。

ＷＡＩＴＢ信号がロー状態にあると回線２３８上に現わ
れるＷＡＩＴＡ信号はロー状態に戻る事が出来る。

第２図に於て時間９（こ於けるＴＭＡ信号の負変換によ
り、フリップフロップ８６のクロック入力もこの時間に
ハイに切り換る。

これによりフリップフロップ８６のＱ出力はローに切り
換り、フリップフロップ８４のアクセスをクリアする。

最後に第５ａ図に於て、ＷＡＩＴＤ−信号は今ハイであ
りアクセス信号はローであるので、ＡＤＲＥＮ信号はロ
ーに切り換る。

この時点に於てカップラーは遊び状態（こあ°つて、主
装置による次のアクセスを待機している。

第２図の実施例に於て、ＲＣ回路１１２は３３０オーム
の抵抗と７５０ＰＦの容量を有する。

ＲＣ回路１３８は５１オームの抵抗と４７０ＰＦの容量
を有する。

ＲＣ回路１４６は３，０００ オームの抵抗とＱ、０
０４７μＦの容量を有する。

第３図のＲＣ回路１８６は３３０オームの抵抗と３９０
ＰＦの容量を有する。

ＲＣ回路２１４は３３０オームの抵抗と２２０ＰＦの容
量を有する。

第４図のＲＣ回路２５６は３３０オームの抵抗と６８０
ＰＦの容量を有する。

ＲＣ回路２６６は３３０オームの抵抗と７５０ＰＦの容
量を有する。

本発明はデータが全て１６ビツト長のワードで表わされ
アドレスは２０ビツト長のワードで表わされているシス
テムについて公開されたが、通信母線のビット補数はフ
ォーマットの異なるシステム及び操作に適応する様伸縮
出来る事は容易に判っていただけると思う。

こうして本例はこの様な他のシステムの代表として示さ
れたものである。

更にカップラーは受は入れられるアドレスの１ブロツク
を有するものとして公開されたが、このブロックは第５
ａ、５ｂ図の構造の上下限により定義される。

複数個の受は入れられるアドレスブロックを得る為の１
つのカップラー内の多重上下限構造を提供する事も本発
明の意図する所である。

以上の様に本発明においては、一方の通信母線上の主装
置が他方の通信母線に接続された従装置と直接通信出来
るため、主、従装置間で広く情報交換ができ極めて効果
的にデータ処理を行うことができる。

更ｆこ、二つの通信母線にそれぞれが接続された二つの
主装置が同時に他の通信母線上の従装置にアクセスを求
めるときの行き詰まりを解消することができるものであ
る。

１実施例について本発明を説明したが、技術に習熟した
人にはこれがいろんな変更をおのずから示さしている事
が判るであろうし、その様な変更も添付特許請求の範囲
に入るものとする。

【図面の簡単な説明】

第１ａ図及び第１ｂ図は本発明を概念的に図解したもの
である。 第２図はカップラーのアクセス制御論理を示す概略図で
ある。 第３図はカップラーのその他の制御論理回路を示す概略
図である。 第４図はカップラーの行き詰り解消論理の概略図である
。 第５ａ図及び第５ｂ図はアドレス転送回路を示す。 第６図はデータ転送回路を示す。第７図は行き詰り解消
論理の限時ダイアグラムである。 参照番号の説明、１０，１２，５０．５１゜５２．５３
．５４．５５・・・・・・多重プロセッサ、１４．１６
，２４．２６・・・・・・主装置、１Ｂ、２０゜２８．
３０・・・・・・従装置、２２．３２・・曲通信母線、
３４．３６・・・・・・カップラー、３８・・・・・・
カップラー母線、６０，６１．６２・・・・・・カップ
ラーリンク、７０．２２８，２９０，２９２，２９４，
３６８・・・・・受信／駆動ユニット、７２，８８，１
００゜１５６．１６４，２００．２０６・・曲抵抗、７
４゜９０．９８，１０２，１０４，１２０，１２２゜１
２８．１３０，１３２，１４０，１５０，１５８゜１６
８．１８０，１９０，２０４，２１６，２２４゜２３０
．２３８．２４２，３０２．３３４，３３８゜３７４・
・・・・・回線、７６．９４，１０８，１１６゜１１８
．１３４，１８２，１９４，２０８，２１０゜２１２．
２１８，２３２，２３６，２５２，２７４゜３５０・・
・・・・インバータ、７８，１０６，１１０゜１４４．
１５２，１５４，１６２，１８４，１８８゜１９２．１
９８，２４０．２５４，２５８，２６０゜２６４．２６
８．２７０．２７８．３０４，３４２゜３４６・・・・
・・ＮＡＮＤゲート、 ８０，８２，８４゜８６．１４
８，１９６，２２０，２２２，２６２・・・・・・フリ
ップフロップ、９２．９６，１４２゜１６０．１６６．
１７０，２２６，２３４，２５０゜２７２．２７６．３
４４，３４８，３８０，３８２゜３８４．３８６・・・
・・・ＡＮＤゲート、 １１２・・・・・・ＲＣ遅延回
路、１２４，１２６，１３６，３０８゜３４０．３７６
．３７８・・・・・・ＮＯＲゲート、１３８゜１４６．
１８６，２５６，２６６・・・・・・ＲＣ時定数回路、
２０２，２１４，２３０，２４４，３０６゜３７２・２
・・・・回線マツチング抵Ｌ２９Ｌ２９８゜３００．３
７０・・・・・・ゲート、 ３１０，３１２・・・・・
・マツチング抵抗バンク、３１４．３１６・・・・・・
加算器回路、３１８．３２８・・・・・・スイッチバン
ク、３２０．３２２．３３０．３３２・・・・・・抵抗
バンク、３２４．３２６・・・・・・ユニット、３３６
・・・・・・論理回路、３６０・・・・・・２方向給送
回路、３６２，３６４゜３６６・・・・・・破線矩形。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも二つの通信母線を備え、前記通信母線の
   各々には一つの主装置と一つの従装置とが接続され、前
   記主装置の各々はゴー信号とアドレスを供給する手段を
   有し、前記通信母線の各々はそれに接続された主装置及
   び従装置間の通信リンクであるような多重プロセッサ間
   の通信システムにおいて、前記通信母線の各々において
   それに接続された主装置と従装置とは直接接続され、前
   記通信システムは更に前記二つの通信母線間に通信リン
   クを提供するためのカップラー装置を備え、前記カップ
   ラー装置は、 前記中なくとも２つの通信母線間に接続された論理回路
   であって、第１の通信母線に接続された主装置からのゴ
   ー信号とアドレスに応答して該論理回路に接続された第
   ２の通信母線上の一つの従装置にアクセスを行い、かつ
   前記第１通信母線上の従装置として機能すると共に前記
   第２通信母線上の主装置として機能する前記論理回路と
   、アドレス比較手段を有し、該アドレス比較手段により
   前記第１通信母線上の主装置からのアドレスを比較しそ
   の所定の破格結果によりアクセスが要求されると前記第
   ２通信母線に該アドレスを結合するアドレス転送回路ト
   、 前記第１通信母線上の主装置と、アドレスが前記第１通
   信母線上の前記主装置のアドレスの補数内であるような
   前記第２通信母線上の従装置との間でデータ語を伝送す
   るためのデータ転送回路と、前記第１、第２通信母線上
   の複数の主装置がほぼ同時に前記カップラー装置を介し
   て通信を行おうとするときに応答する手段であって、前
   記通信母線の一方へのアクセスに応答し、その通信母線
   へのアクセスを既に有する主装置を除いて、他方の通信
   母線へのアクセスを有する主装置の制御の下で前記カッ
   プラー装置を介してデータ転送を許す手段、とを有する
   ことを特徴とする多重プロセッサ間の通信システム。