JPS5831618B2 - 多重プロセッサ間の通信システム - Google Patents
多重プロセッサ間の通信システムInfo
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- JPS5831618B2 JPS5831618B2 JP51122721A JP12272176A JPS5831618B2 JP S5831618 B2 JPS5831618 B2 JP S5831618B2 JP 51122721 A JP51122721 A JP 51122721A JP 12272176 A JP12272176 A JP 12272176A JP S5831618 B2 JPS5831618 B2 JP S5831618B2
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06F13/40—Bus structure
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- G06F13/4027—Coupling between buses using bus bridges
- G06F13/404—Coupling between buses using bus bridges with address mapping
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- Information Transfer Systems (AREA)
- Exchange Systems With Centralized Control (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は多重プロセッサ間の通信装置及びシステムに関
するものである。
するものである。
特に本発明は2つないしそれ以上の通信母線間の通信に
於て、各母線は多重プロセッサで構成されている主及び
従装置間の通信リンクを成しているものに関するもので
ある。
於て、各母線は多重プロセッサで構成されている主及び
従装置間の通信リンクを成しているものに関するもので
ある。
汎用コンピュータの操作(こ於て、数台の主装置が共通
母線システム上の数台の従装置と通信出来る事を要求さ
れる事がしばしばある。
母線システム上の数台の従装置と通信出来る事を要求さ
れる事がしばしばある。
非同期通信母線が本願と同一の出願人に譲渡されたAP
PE−LTの合衆国特許A3,886,524 に公開
され本発明の譲受人に譲渡された。
PE−LTの合衆国特許A3,886,524 に公開
され本発明の譲受人に譲渡された。
その通信母線は16回線の並列データ回線と20回線の
並列アドレス回線と更に11回線の制御回線から構成さ
れる装置母線は汎用コンピュータシステムを構成してい
る主及び従装置間に特に便利で効果的な通信手段を提供
している。
並列アドレス回線と更に11回線の制御回線から構成さ
れる装置母線は汎用コンピュータシステムを構成してい
る主及び従装置間に特に便利で効果的な通信手段を提供
している。
この公開の目的の為に、この様な複数個の主従装置と連
結通信母線を一緒にしたものを多重プロセッサと呼ぶ。
結通信母線を一緒にしたものを多重プロセッサと呼ぶ。
多重プロセッサ【こ更【こ主従装置が付加されると、通
信母線のチャンネル容量を越える点に達する。
信母線のチャンネル容量を越える点に達する。
この点を越えると通信母線は多重プロセッサの制限要素
となる。
となる。
コンピュータ容量は第2通信母線で連結された複数個の
主従装置から成る第2の多重プロセッサを設置する事に
より増大する事が出来る。
主従装置から成る第2の多重プロセッサを設置する事に
より増大する事が出来る。
この様な組合せ【こ於ては、1方の通信母線上の主装置
が他方の通信母線に接続された従装置と通信出来る事を
望まれる事が時々ある。
が他方の通信母線に接続された従装置と通信出来る事を
望まれる事が時々ある。
更に一般的に言えば、複数個の通信母線のいずれかrこ
接続された主装置が、1つ又は数個の他の通信母線に接
続さイまた従装置と通信出来る事が望ましい。
接続された主装置が、1つ又は数個の他の通信母線に接
続さイまた従装置と通信出来る事が望ましい。
望ましい母線間の通信リンクを有するこの様な多重プロ
セッサの組合せをポリシステムと呼ぶ。
セッサの組合せをポリシステムと呼ぶ。
それ故、それぞれ異なる通信母線に接続された主及び従
装置間の通信装置及びシステムを提供するのが本発明の
目的の1つである。
装置間の通信装置及びシステムを提供するのが本発明の
目的の1つである。
更に複数個の多重プロセッサを構成しているいかなる主
及び従装置間でも通信を行う事も本発明の目的である。
及び従装置間でも通信を行う事も本発明の目的である。
2つの通信母線に接続された主装置が同時に通信路にア
クセスを求める時の行き詰りを自動的(こ解消する2つ
の通信母線間の通信路を提供するのが本発明のもう1つ
の目的である。
クセスを求める時の行き詰りを自動的(こ解消する2つ
の通信母線間の通信路を提供するのが本発明のもう1つ
の目的である。
本発明を上記合衆国特許A 3,886,524 に開
示された非同期通信母線に関連して説明するが、本発明
はこれにより何ら制限されるものではない。
示された非同期通信母線に関連して説明するが、本発明
はこれにより何ら制限されるものではない。
前記特許を参照すれば本発明の理解が容易となるであろ
う。
う。
ポリシステムは2つの多重プロセッサで構成され、各プ
ロセッサは通信母線で接続された複数個の主従装置で構
成されていると考へる事が出来る。
ロセッサは通信母線で接続された複数個の主従装置で構
成されていると考へる事が出来る。
実施例に従えば、各通信母線にはカップラー装置が付随
している。
している。
各カップラー装置は種々のデータ、アドレス、及び通信
母線の制御回線と交信している。
母線の制御回線と交信している。
カップラー母線を介して相互に通信する2つのカップラ
ー装置も又、データ、アドレス、及び制御回線から構成
されている。
ー装置も又、データ、アドレス、及び制御回線から構成
されている。
詳細は順次理解出来るであろうが、各カップラー装置は
1部従装置としての局面と1部主装置とじての局面を有
する。
1部従装置としての局面と1部主装置とじての局面を有
する。
例えば通信母線Acこ沿った主装置が通信母線Bに沿っ
た従装置にデータを転送しようとする時は、主装置はデ
ータ、アドレス、及びゴー信号を通信母線A上(こ出す
。
た従装置にデータを転送しようとする時は、主装置はデ
ータ、アドレス、及びゴー信号を通信母線A上(こ出す
。
通信母線Aに沿った各従装置はゴー信号【こ応答し、独
自のアドレス補数とアドレスとを比較する。
自のアドレス補数とアドレスとを比較する。
従装置として機能するカップラーAは同様にゴー信号に
応答し、アドレスが独自のアドレス補数内に入る事を確
認する。
応答し、アドレスが独自のアドレス補数内に入る事を確
認する。
それによってカップラーAはデータ、アドレス、及び適
切な制御信号をカップラー母線(こ沿ってカップラーB
TU伝送する。
切な制御信号をカップラー母線(こ沿ってカップラーB
TU伝送する。
次に主装置として機能するカップラーBはデータ、アド
レス、ゴー信号、及び読み取り信号を通信母線B上に出
す。
レス、ゴー信号、及び読み取り信号を通信母線B上に出
す。
ゴー信号及び読み取り信号に応答する通信母線H上の適
切な従装置が通信母線H上のデータを読み取る。
切な従装置が通信母線H上のデータを読み取る。
それ故本発明は2回線もしくはそれ以上の通信母線に沿
った装置間にユニークで効果的な通信リンクを提供する
ものである事が判るであろう。
った装置間にユニークで効果的な通信リンクを提供する
ものである事が判るであろう。
本発明のその他の目的や特徴は以下の詳細説明を添附図
を参照して読めば最も良く理解出来る。
を参照して読めば最も良く理解出来る。
第1a図には本発明の1実施例がブロックダイアグラム
で示さ11ている。
で示さ11ている。
10及び12(こ示されているのは2つの多重プロセッ
サである。
サである。
多重プロセッサ10は主装置14及び16、従装置18
及び20、及び通信母線22で構成されている。
及び20、及び通信母線22で構成されている。
同様に多重プロセッサ12は主装置24及び26、従装
置28及び30、及び通信母線32で構成されている。
置28及び30、及び通信母線32で構成されている。
多重プロセッサ10及び12はいずれも2つの主装置と
2つの従装置を有して図示されているが、各多重プロセ
ッサが有する主従装置は2個より多くても少くても良い
。
2つの従装置を有して図示されているが、各多重プロセ
ッサが有する主従装置は2個より多くても少くても良い
。
更にカップラー34が通信母線22に接続されて付随し
ている。
ている。
同様にカップラー36が通信母線32に接続されて付随
している。
している。
最後にカップラー34と36は複数個のデータ回線、ア
ドレス回線、及び制御回線から成るカップラー母線38
によって相互に接続されている。
ドレス回線、及び制御回線から成るカップラー母線38
によって相互に接続されている。
例えば主装置16と従装置28との間の主/従通信は、
通信母線22、カップラ=34、カップラー母線38、
カップラー36、及び通信母線32によって行われる事
が判るであろう。
通信母線22、カップラ=34、カップラー母線38、
カップラー36、及び通信母線32によって行われる事
が判るであろう。
第1a図は本発明の1実施例を描いているが、本発明は
より一般的に第1b図のダイアグラムで図示される。
より一般的に第1b図のダイアグラムで図示される。
第1b図に於て50から55迄の谷内は第1a図に於け
る10及び12の様な多重プロセッサを示す。
る10及び12の様な多重プロセッサを示す。
第1b図に於ける60.61.62等の直線は、第1a
図に於てカップラー34.36、及びカップラー母線3
8から成るカップラーリンクを示す。
図に於てカップラー34.36、及びカップラー母線3
8から成るカップラーリンクを示す。
第1b図は各多重プロセッサが直結カップラーリンクに
よって他の全ての多重プロセッサに接続されている複数
個の多重プロセッサから成るポリシステム(polys
ystem)である。
よって他の全ての多重プロセッサに接続されている複数
個の多重プロセッサから成るポリシステム(polys
ystem)である。
しかしながら多重プロセッサの各対間に直結カップラー
リンクがある事は必ずしも必要でも望ましいものでもな
い。
リンクがある事は必ずしも必要でも望ましいものでもな
い。
例えばカップラーリンク60を省く方が望ましい事もあ
る。
る。
たとえカップラーリンク60が無くても、多重プロセッ
サ50と51とはカップラーリンク61、多重プロセッ
サ55の通信母線、及びカップラーリンク62を介して
相互に通信出来る。
サ50と51とはカップラーリンク61、多重プロセッ
サ55の通信母線、及びカップラーリンク62を介して
相互に通信出来る。
これから詳細に説明するカップラーリンクによって、ポ
リシステムのいろんな多重プロセッサを相互に結合する
効果的で柔軟性c?cgんだ手段が得られる。
リシステムのいろんな多重プロセッサを相互に結合する
効果的で柔軟性c?cgんだ手段が得られる。
第2図は第、ia図1こ於けるカップラー34の様なカ
ンプラーの1部分の概略図である。
ンプラーの1部分の概略図である。
第2図から第6図迄の概略図には2種の異なる外部端子
が示されている。
が示されている。
その一つは、カップラーが付随されている通信母線につ
ながる端子で1本の矢印で示されており、他の一つは、
カップラー母線につながる端子で、2本の矢印で示され
ている。
ながる端子で1本の矢印で示されており、他の一つは、
カップラー母線につながる端子で、2本の矢印で示され
ている。
本文の信号を参照する際、補数はニューモニツク(mn
emonic)にバー(−)を付して示される。
emonic)にバー(−)を付して示される。
通信母線につながるこれらの端子上の信号は合衆国特許
A 3,886,524 で定義されている。
A 3,886,524 で定義されている。
しかしながら下記の詳細説明を読めば、カップラーはこ
れらの信号に対し時には従装置として又時には主装置と
してかかわり合いを持つ事が判るであろう。
れらの信号に対し時には従装置として又時には主装置と
してかかわり合いを持つ事が判るであろう。
次にカップラー母線につながるこれらの端子を見ると、
この様な最初の端子5TART(IN)−はカップラー
母線内の回線lこよって、付随するカップラー内の5T
ART (OU[’ )一端子に接続されている。
この様な最初の端子5TART(IN)−はカップラー
母線内の回線lこよって、付随するカップラー内の5T
ART (OU[’ )一端子に接続されている。
抵抗72を経て正の電圧供給V。0を受ける5TART
(IN )一端子は、回線74とインバータ76によ
ってNAND ゲート78の入力の1つに接続されて
いる。
(IN )一端子は、回線74とインバータ76によ
ってNAND ゲート78の入力の1つに接続されて
いる。
NAND ゲート78の出力はフリップフロップ80
のプリセット入力を駆動し、このプリセット入力は又、
抵抗88によってV。
のプリセット入力を駆動し、このプリセット入力は又、
抵抗88によってV。
0(こ接続されている。
フリップフロップ80,82゜84.86はそれぞれモ
デル5N74H74の集積回路でも良い。
デル5N74H74の集積回路でも良い。
これを含めてここに出て来る集積回路は全て、テキサス
州ダラスのテキサス・インスツルメント会社から入手出
来る。
州ダラスのテキサス・インスツルメント会社から入手出
来る。
フリップフロップ80のC及びD入力は共lこ■cc
である。
である。
フリップフロップ80のQ出力は回線90によりAND
ゲート92の入力の1つに接続され、インバータ94に
よりANDゲート96の入力の1つ番こ接続されている
。
ゲート92の入力の1つに接続され、インバータ94に
よりANDゲート96の入力の1つ番こ接続されている
。
ANDゲート92及び96の第2の入力は回線98によ
り外部端子TLAG(IN)に接続され、抵抗100に
より■。
り外部端子TLAG(IN)に接続され、抵抗100に
より■。
oに接続されている。
ANDゲート92の第3の入力は回線102によりフリ
ップフロップ82のQ出力に接続されている。
ップフロップ82のQ出力に接続されている。
ANDゲート96の出力は回線104を経てNANDゲ
ート106の入力の1つに接続され、インバータ108
、NANDゲート110、RC遅延回路112を経てN
ANDゲート106の第2人力に接続されている。
ート106の入力の1つに接続され、インバータ108
、NANDゲート110、RC遅延回路112を経てN
ANDゲート106の第2人力に接続されている。
フリップフロップ82のD及びプリセット端子はV。
0に接続されている。
NANDゲート106の第3人力はインバータ116を
経て受信/駆動ユニットTOのR3端子から供給される
。
経て受信/駆動ユニットTOのR3端子から供給される
。
受信/駆動ユニット70はモデル5N75138の集積
回路でも良い。
回路でも良い。
ユニット70は実際には4つの独立した受信/駆動ユニ
ットで横取され、第2図に1〜4の添字が付しである。
ットで横取され、第2図に1〜4の添字が付しである。
こうして添字1を付した最初の独立ユニットは受信端子
R1を有し、その論理レベルは常【こ、母線端子B1及
び使用可能なE端子がロー論理状態にある時に母線端子
B1を制御する駆動端子D1の論理レベルと反対である
。
R1を有し、その論理レベルは常【こ、母線端子B1及
び使用可能なE端子がロー論理状態にある時に母線端子
B1を制御する駆動端子D1の論理レベルと反対である
。
この制御はB1端子がハイ状態の時は常にB1端子はロ
ー状態であって、しかもB1端子のローレベル信号はB
1端子の論理レベルに何ら影響を与えないというもので
ある。
ー状態であって、しかもB1端子のローレベル信号はB
1端子の論理レベルに何ら影響を与えないというもので
ある。
NANDゲート106の出力信号はインバータ118を
経てフリップフロップ82のC入力に接続されている。
経てフリップフロップ82のC入力に接続されている。
フリップフロップ82のQ出力は回線120によりユニ
ット70のD3人カへ、又回線12’2<こよりNOR
ゲート124の入力の1つへつながれている。
ット70のD3人カへ、又回線12’2<こよりNOR
ゲート124の入力の1つへつながれている。
フリップフロップ82のQ出力はNORゲート126の
1つの入力となり、その出力はフリップフロップ84の
C人力へ接続されている。
1つの入力となり、その出力はフリップフロップ84の
C人力へ接続されている。
NORゲート126への第2人力は回線128により、
ユニット70のR4端子へ接続さねている。
ユニット70のR4端子へ接続さねている。
フリップフロップ84のプリセット及びD端子にはV。
0がかかつている。フリップフロップ84のQ出力は回
線130によりユニット70のD4端子へ、回線132
よりNORゲート124の第2人力へ、インバータ13
4によりNORゲート136の両方の入力へ接続されて
いる。
線130によりユニット70のD4端子へ、回線132
よりNORゲート124の第2人力へ、インバータ13
4によりNORゲート136の両方の入力へ接続されて
いる。
NORゲート136の出力はRC時定数回路138を経
てフリップフロップ86のクリア入力を駆動する。
てフリップフロップ86のクリア入力を駆動する。
インバータ134の出力は又、回線140(こよりAN
Dゲート142の入力の1つにつながれている。
Dゲート142の入力の1つにつながれている。
フリップフロップ84のQ出力はNANDゲート144
tこよりRC時定数回路146を経て、NANDゲート
148の入力の1つへつながれている。
tこよりRC時定数回路146を経て、NANDゲート
148の入力の1つへつながれている。
フリップフロップ84のQ出力は回線150を経てNA
NDゲート148の第2人力となり、その出力はフリッ
プフロップ86のプリセット端子を制御する。
NDゲート148の第2人力となり、その出力はフリッ
プフロップ86のプリセット端子を制御する。
フリップフロッグ86のD入力はV。
0につながれている。ユニット70のR1端子に現われ
るTMA信号がNANDゲート152の第1人力となる
。
るTMA信号がNANDゲート152の第1人力となる
。
NANDゲート152及び154の第2人力は、第5a
図のインバータ350の出力で得られるADREN信号
によって供給される。
図のインバータ350の出力で得られるADREN信号
によって供給される。
NANDゲート152の出力はフリップフロップ86の
C入力に接続され、抵抗156によりカップラー母線の
COMP(OUT)一端子に接続されている。
C入力に接続され、抵抗156によりカップラー母線の
COMP(OUT)一端子に接続されている。
この端子はカップラー母線内の回線により付随するカッ
プラーのCOMP (IN )一端子に接続されている
。
プラーのCOMP (IN )一端子に接続されている
。
フリップフロップ86のQ出力は回線158によりAN
DNOゲート1の第1人力lこ接続されている。
DNOゲート1の第1人力lこ接続されている。
NANDゲート154の第2人力は5TART(IN)
信号で、インバータ76の出力で得られる。
信号で、インバータ76の出力で得られる。
NANDゲート154の出力はNANDゲート162の
両方の入力となり、これらの入力は又抵抗164を経て
V。
両方の入力となり、これらの入力は又抵抗164を経て
V。
ocこ等しい。NAN Dゲート162の出力はユニッ
ト70のD2端子(こ接続されている。
ト70のD2端子(こ接続されている。
NORゲート124の出力はANDゲート166の第1
入力となる。
入力となる。
ANDゲート142,160゜166への第2人力は、
ANDゲート170の出力により回線168上に供給さ
れる。
ANDゲート170の出力により回線168上に供給さ
れる。
ANDゲート170の1つの入力は信号TLPRES−
で、通信母線の1回線上に現われる。
で、通信母線の1回線上に現われる。
ANDゲート170の第2人力は信号WAITB−で、
第4図のフリップフロップ262のQ出力に現われる。
第4図のフリップフロップ262のQ出力に現われる。
ANDゲート166.142.160の出力は、それぞ
れフリップフロップ80,82.84のクリア入力を駆
動する。
れフリップフロップ80,82.84のクリア入力を駆
動する。
ANDゲート166の出力は又、NANDゲート78の
第2人力ともなる。
第2人力ともなる。
第3図はカップラーの詳細部の概略図である。
回路のこの部分への入力の1つは、第2図のユニット7
0の鳥端子から得られ回線180上に表われるGOA信
号である。
0の鳥端子から得られ回線180上に表われるGOA信
号である。
GOA信号はインバータ182を経てNANDゲート1
84の両方の入力へつながれ、そこからRC時定数回路
186を経てNANDゲート188の入力の1つへつな
がれている。
84の両方の入力へつながれ、そこからRC時定数回路
186を経てNANDゲート188の入力の1つへつな
がれている。
NANDゲート188の第2人力は回線180上(こ現
われるGOA信号であり、第3人力は回線190上番こ
NANDゲート192の出力から得られる。
われるGOA信号であり、第3人力は回線190上番こ
NANDゲート192の出力から得られる。
NANDゲート188の出力はインバータ194を経て
フリップフロップ196のC入力【こつなかれている。
フリップフロップ196のC入力【こつなかれている。
フリップフロップ196のD入力は第5a図のNORゲ
ート340の出力で得られるADROK信号である。
ート340の出力で得られるADROK信号である。
フリップフロップ196のクリア入力は回線180上に
現われるGOA信号であり、又プリセット入力はV。
現われるGOA信号であり、又プリセット入力はV。
0から得られる。
フリップフロップ196のQ出力はNANDゲート19
Bの1つの入力となり、その第2人力は通信母線からの
信号TLPRES−である。
Bの1つの入力となり、その第2人力は通信母線からの
信号TLPRES−である。
フリップフロップ198の第2人力は信号TLPRES
−がハイである時に、抵抗200を経たV。
−がハイである時に、抵抗200を経たV。
。である。
NANDゲート198の出力は回線マツチング抵抗20
2を経て、カップラー母線出力5TA−RT(OUT)
−Gこつなかれている。
2を経て、カップラー母線出力5TA−RT(OUT)
−Gこつなかれている。
カップラー母線のこの回線は付随するカップラーの5T
ART(IN)−人力につながっている。
ART(IN)−人力につながっている。
第3図の構造への第2人力は、カップラー母線からのC
OMP(IN)−信号である。
OMP(IN)−信号である。
この信号は付随するカップラーにより、そのCOMP(
OUT)一端子に供給される。
OUT)一端子に供給される。
回線204上(こ現われるCOMP(IN)−信号は抵
抗206を経た■cc であり、インバータ208の入
力となる。
抗206を経た■cc であり、インバータ208の入
力となる。
インバータ208の出力はインバータ210.212を
経た後、RC時定数回路214を経てNANDゲート1
92の1つの入力につながれている。
経た後、RC時定数回路214を経てNANDゲート1
92の1つの入力につながれている。
インバータ208の出力は又、回線216上のNAND
ゲート192の第2人力ともなる。
ゲート192の第2人力ともなる。
NANDゲート192の出力はインバータ218cこよ
りフリップフロップ220のC入力につながれている。
りフリップフロップ220のC入力につながれている。
フリップフロップ220のD入力及びフリップフロップ
220.222のプリセット入力はいずれもV であ
る。
220.222のプリセット入力はいずれもV であ
る。
フリップフロップ220及び222C
のクリア入力は、回線180上に現われるGOA信号に
よって供給される。
よって供給される。
フリップフロップ220のζ出力は回線224(こより
ANDゲート226の1つの入力に接続されている。
ANDゲート226の1つの入力に接続されている。
フリップフロップ222のD入力は受信/駆動ユニット
228のR1出力により供給され、このユニットもモデ
ル5N75138 の集積回路で良い。
228のR1出力により供給され、このユニットもモデ
ル5N75138 の集積回路で良い。
ユニット228の対応する母線端子B1 は、通信母線
のTLRE−AD信号に接続されている。
のTLRE−AD信号に接続されている。
フリップフロップ222のC入力はインバータ194の
出力から得られる。
出力から得られる。
フリップフロップ222のζ出力はREAD(OUT)
−信号としてカップラー回路の他の部分で得られる。
−信号としてカップラー回路の他の部分で得られる。
フリップフロップ222のζ出力はREAD(OUT)
信号としてカップラー回路の他の部分で得られ、回線マ
ツチング抵抗230によりカップラー母線のREAD(
OUT)回線(こつなかれている。
信号としてカップラー回路の他の部分で得られ、回線マ
ツチング抵抗230によりカップラー母線のREAD(
OUT)回線(こつなかれている。
この回線は他端が付随するカップラーのREAD(IN
)端子につながれている。
)端子につながれている。
回線230上lこ現われるREAD(IN)信号は、他
端が付随するカップラーのREAD(OUT)端子に接
続されているカップラー母線内の回線により供給される
。
端が付随するカップラーのREAD(OUT)端子に接
続されているカップラー母線内の回線により供給される
。
回線230上に現われるこの信号はインバータ232を
経てANDゲート234の入力の1つに接続されている
。
経てANDゲート234の入力の1つに接続されている
。
ANDゲート234の第2人力は第5a図のインバータ
350の出力で得られるADREN信号【こより供給さ
れる。
350の出力で得られるADREN信号【こより供給さ
れる。
M…アゲート34の出力はユニット228のD1端子【
こ接続されている。
こ接続されている。
インバータ232の出力は又インバータ236に接続さ
れ、その出力は回路の他の場所で使われるREAD(I
N)A信号となっている。
れ、その出力は回路の他の場所で使われるREAD(I
N)A信号となっている。
通信母線からのもう1つの入力はTLWA−■T−信号
で、ユニット228のB2母線端子に接続されている。
で、ユニット228のB2母線端子に接続されている。
対応する受信端子R2は回線238によりNANDゲー
ト240の1つの入力につながれている。
ト240の1つの入力につながれている。
NANDゲート240のもう1つの入力は第4図のフリ
ップフロップ262のζ出力に供給されるWAITB−
信号である。
ップフロップ262のζ出力に供給されるWAITB−
信号である。
NANDゲート240の出力はWAITA−イ言号で、
回路の他の場所で使われる。
回路の他の場所で使われる。
ユニット228のD2駆動端子は第4図のフリップフロ
ップ262のζ出力に於て、回線242【こよりWAI
TB信号につながれている。
ップ262のζ出力に於て、回線242【こよりWAI
TB信号につながれている。
ANDゲート226の第2人力はカップラー母線内の回
線(こより供給されるMER(IN)信号である。
線(こより供給されるMER(IN)信号である。
この回線はカップラー母線の他端に於て、付随するカッ
プラーのMER(OUT )端子(こ接続されている。
プラーのMER(OUT )端子(こ接続されている。
ANDゲート226の出力はユニット228のD3.駆
動端子に接続されている。
動端子に接続されている。
ユニット228のR3受信端子は回線マツチング抵抗2
44を経て、カップラー母線内の回線(こより付随する
カップラーのMER(IN)端子に接続されているME
R(OUT)端子番こ接続されている。
44を経て、カップラー母線内の回線(こより付随する
カップラーのMER(IN)端子に接続されているME
R(OUT)端子番こ接続されている。
ユニット228内で、付随する母線端子B3は通信母線
のTLMER−回線(こ接続されている。
のTLMER−回線(こ接続されている。
フリップフロップ196,222,220はそれぞれモ
デル5N74H74の集積回路でも良い。
デル5N74H74の集積回路でも良い。
第4図は2つのつながった母線上の主装置が反対側の母
線の従装置に同時にアクセスを求める時に生ずる行き詰
りを解消する為の信号を発生するカップラー論理のその
部分の概略図である。
線の従装置に同時にアクセスを求める時に生ずる行き詰
りを解消する為の信号を発生するカップラー論理のその
部分の概略図である。
5TART (IN )信号は第2図のインバータ76
の出力で得られ、5TART(OUT)信号は第3図の
フリップフロップ196のζ出力で得られる。
の出力で得られ、5TART(OUT)信号は第3図の
フリップフロップ196のζ出力で得られる。
これら2つの信号はANDゲート250の入力となり、
その出力はインバータ252、NANDケート254、
及びRC時定数回路256を経てNANDゲート258
の入力の1つにつなかれている。
その出力はインバータ252、NANDケート254、
及びRC時定数回路256を経てNANDゲート258
の入力の1つにつなかれている。
ANDゲート250の出力は又、NANDゲート258
のもう1つの入力となり、その出力はNANDゲート2
60の1つの人力となる。
のもう1つの入力となり、その出力はNANDゲート2
60の1つの人力となる。
NANDゲート260の第2人力はカップラー母線との
接続点に供給されるI N)fWA I T信号である
。
接続点に供給されるI N)fWA I T信号である
。
カップラー母線にはINHWAIT信号を搬送する回線
はない。
はない。
むしろ1つのカップラーに於てINHWAIT端子は接
地され、他の1対のカップラーに於てこの端子は浮動さ
れたままである。
地され、他の1対のカップラーに於てこの端子は浮動さ
れたままである。
それ故NANDゲート260の第2人力は、対応する入
力端子が接地されているカップラーに対しては大地電圧
にあり、INHWAIT入力が浮動されたままであるカ
ップラーに対しては高電圧V。
力端子が接地されているカップラーに対しては大地電圧
にあり、INHWAIT入力が浮動されたままであるカ
ップラーに対しては高電圧V。
。(こある。
NANDゲート260の出力はフリップフロツー7’2
62(これもモデル5N74H74の集積回路でも良い
)のクロック入力を供給する。
62(これもモデル5N74H74の集積回路でも良い
)のクロック入力を供給する。
フリップフロップ262のプリセット及びD入力はV、
、 GC″′)ながれ10゛る・フリ゛7プ7°゛7プ
262のQ出力はWAITB−信号として得られ、NA
NDゲート264の両方の入力となる。
、 GC″′)ながれ10゛る・フリ゛7プ7°゛7プ
262のQ出力はWAITB−信号として得られ、NA
NDゲート264の両方の入力となる。
NANDゲート264の出力はRC時定数回路266を
経てNANDゲ−−ト268の入力の1つにつながれて
いる。
経てNANDゲ−−ト268の入力の1つにつながれて
いる。
フリップフロップ262のQ出力はその他の入力と共に
WAITB信号をNA、NDアゲート68に供給する。
WAITB信号をNA、NDアゲート68に供給する。
NANDゲート268の出力はWAITD−信号として
得られ、回路の他の部分で使われる。
得られ、回路の他の部分で使われる。
フリップフロップ262のQ出力は又、NANDゲート
270に第1人力を供給する。
270に第1人力を供給する。
NANDゲート270の出力はANDゲート272の1
つの入力となり、その出力はフリップフロップ262の
クリア入力を駆動する。
つの入力となり、その出力はフリップフロップ262の
クリア入力を駆動する。
ANDゲート272の第2人力は通信母線lこより供給
されるT LP RE S−信号である。
されるT LP RE S−信号である。
5TART(IN)信号もインバータ274を経てAN
Dゲート276の入力の1つにつながれている。
Dゲート276の入力の1つにつながれている。
第2図のユニット70のR1端子で得られるTMA信号
はNANDゲート278を経てANDゲート276の他
の入力につながれている。
はNANDゲート278を経てANDゲート276の他
の入力につながれている。
ANDゲート276の出力はNANDゲート270の第
2人力を駆動する。
2人力を駆動する。
第5a図と第5bは続いており、カッグラ−を経てその
通信母線とカップラー母線との間でアドレス信号の流れ
を制御するカップラーのその部分を概略的に示している
。
通信母線とカップラー母線との間でアドレス信号の流れ
を制御するカップラーのその部分を概略的に示している
。
第5a図の右端は第5b図の左端につながり、両者間の
信号の流れを示している。
信号の流れを示している。
第5a図で判る様に、通信母線のアドレス回線は受信/
駆動ユニット290,292゜294の母線端子につな
がっている。
駆動ユニット290,292゜294の母線端子につな
がっている。
本発明の実施例(こ於て通信母線は20ビツトのアドレ
スを搬送し、ユニット290の様な受信/駆動ユニット
を5つ有している。
スを搬送し、ユニット290の様な受信/駆動ユニット
を5つ有している。
判り易くする為に、受信/駆動ユニットの2つは第5a
?こ明示していない。
?こ明示していない。
実施例に於てアドレスの最有効4ビットはユニット29
0の母線端子lこ接続され、次lこ有効な4ビツトはユ
ニット292の母線端子に接続され、次に有効な4ビツ
トはユニット294の母線端子に接続されている。
0の母線端子lこ接続され、次lこ有効な4ビツトはユ
ニット292の母線端子に接続され、次に有効な4ビツ
トはユニット294の母線端子に接続されている。
それ酸アドレスの最も有効度の低い8ビツトが図示され
てない受1キ/駆動ユニットにつながれている事が判る
であろう。
てない受1キ/駆動ユニットにつながれている事が判る
であろう。
ユニット294はその付随する回路と共に、図示されて
ない受信/駆動ユニットの接続の仕方を定義するのに役
立つ。
ない受信/駆動ユニットの接続の仕方を定義するのに役
立つ。
第5a図の各受信/駆動ユニットはモデル5N7513
8の集積回路でも良い。
8の集積回路でも良い。
最初lこ、ユニット294の使用可能な入力がハイ状態
(こあり駆動端子が第1母線端子から離されている時の
、第5a図に示した最も有効度の低い4アドレスビット
即ちユニット294の母線端(こつながれたビットcこ
ついて考へてみよう。
(こあり駆動端子が第1母線端子から離されている時の
、第5a図に示した最も有効度の低い4アドレスビット
即ちユニット294の母線端(こつながれたビットcこ
ついて考へてみよう。
この場合通信母線により母線端子(こつなかれたアドレ
スビットはユニット294の対応する読取り端子にも現
われる。
スビットはユニット294の対応する読取り端子にも現
われる。
ユニット294の4つの読取り端子はゲート296の4
つの入力端子2,5.9゜12に接続されている。
つの入力端子2,5.9゜12に接続されている。
ゲート296及び第5b図のゲー1−298,300は
いずれもモデル5N74125 の集積回路でも良い。
いずれもモデル5N74125 の集積回路でも良い。
これらの集積回路の各々が実際には、入力、出力、制御
端子を持った4つの独立ゲートを有している。
端子を持った4つの独立ゲートを有している。
ゲート296の場合、4つの制御端子1,4,10゜1
3は回線302によりNANDゲート304の出力へ共
通連続されてる。
3は回線302によりNANDゲート304の出力へ共
通連続されてる。
NANDゲ−−1−304の出力がロー状態にある時、
4つの端子、2,5゜9.12はそれぞれ出力端子3.
6,8.11へ電気的に接続されている。
4つの端子、2,5゜9.12はそれぞれ出力端子3.
6,8.11へ電気的に接続されている。
そこで4つのアドレスビットは回線マツチング抵抗30
6(こよりカップラー母線内の適切な4回線のアドレス
回線lこつなかれる。
6(こよりカップラー母線内の適切な4回線のアドレス
回線lこつなかれる。
こうしてユニット294の使用可能な入力がハイ状態に
あり、ゲート296への回線302上の制御入力がロー
状態にある時、通信母線上lと現われるアドレスビット
はカップ−母線の対応するアドレス回線へ伝送される事
が判る。
あり、ゲート296への回線302上の制御入力がロー
状態にある時、通信母線上lと現われるアドレスビット
はカップ−母線の対応するアドレス回線へ伝送される事
が判る。
逆にゲート296への回線302制御入力がハイ状態に
ある時は、ゲート296の出力は入力から切り離され、
第5a図の構造はカップラー母線アドレス回線上に現わ
れる信号を制御しない。
ある時は、ゲート296の出力は入力から切り離され、
第5a図の構造はカップラー母線アドレス回線上に現わ
れる信号を制御しない。
この場合ユニット294の使用可能な人力がロー状態に
あれば、ユニット294のそれぞれの駆動端子は対応す
る母線端子を制御する。
あれば、ユニット294のそれぞれの駆動端子は対応す
る母線端子を制御する。
この場合カップラー母線の4回線のアドレス回線上に現
われる4アドレスビツトはユニット294を経て通信母
線の対応するアドレス回線につながれる。
われる4アドレスビツトはユニット294を経て通信母
線の対応するアドレス回線につながれる。
アドレスの最も有効度の低い8ビツト(第5a図及び第
5b図1こ明示されていないもの)はここに記載された
ものと同一の構造番こまって処理される。
5b図1こ明示されていないもの)はここに記載された
ものと同一の構造番こまって処理される。
上記の説明は最有効8アドレスビットの処理(こついて
も大体同じであるが、少々の変更を伴う。
も大体同じであるが、少々の変更を伴う。
例えば全ての受信/駆動ユニットの使用可能な入力は同
じ信号即ちNORゲート308の出力によって制御され
る。
じ信号即ちNORゲート308の出力によって制御され
る。
こうしていかな時間に於ても、これらユニットの全母線
端子がユニットの対応する受信端子と交信しているか、
あるいは全ての母線端子が対応する駆動端子に制御され
ている。
端子がユニットの対応する受信端子と交信しているか、
あるいは全ての母線端子が対応する駆動端子に制御され
ている。
同様にNANDゲート304の出力はゲート296のみ
ならずゲート298 、、iooへも制御入力を供給す
る。
ならずゲート298 、、iooへも制御入力を供給す
る。
こうして受信/駆動ユニットへの使用可能入力がハイで
NANDゲート304の出力がローの時、最有効8アド
レスビットが受信/駆動ユニットにより伝送され、ゲー
ト298.300によりマツチング抵抗バンク310,
312を経てカップラー母線内の最も有効なアドレスビ
ット回線lこつなかねる。
NANDゲート304の出力がローの時、最有効8アド
レスビットが受信/駆動ユニットにより伝送され、ゲー
ト298.300によりマツチング抵抗バンク310,
312を経てカップラー母線内の最も有効なアドレスビ
ット回線lこつなかねる。
又逆に、NANDゲート304の出力がハイで受信/駆
動ユニット有効信号がローの時は、カップラー母線上l
こ現われる最有効8アドレスビットはユニット290.
292ICより通信母線の8回線の最も有効なビット回
線lこ通信される。
動ユニット有効信号がローの時は、カップラー母線上l
こ現われる最有効8アドレスビットはユニット290.
292ICより通信母線の8回線の最も有効なビット回
線lこ通信される。
それ改築5a図及び5b図の構造は通信母線とカップラ
ー母線間で、アドレスデータの2方向転送を行う事が判
るであろう。
ー母線間で、アドレスデータの2方向転送を行う事が判
るであろう。
しかしながら通信母線からカップラー母線への転送の場
合は、次(こ説明する様に最有効8アドレスビットを修
正する構造が提供される。
合は、次(こ説明する様に最有効8アドレスビットを修
正する構造が提供される。
通信母線上に現われる最有勅8アドレスビットを修正す
る構造を提供する理由は、第1a図を参照すれば判る。
る構造を提供する理由は、第1a図を参照すれば判る。
通信母線22上の主装置14が通信母線32上の従装置
28と交信を求めており、従装置28はメモリユニット
であると仮定する。
28と交信を求めており、従装置28はメモリユニット
であると仮定する。
コンピュータ(こ習熟した人ならすぐ判る事であるが、
従装置28の様なメモリユニットは可能な最低位の記憶
場所である事がしばしば望まれる。
従装置28の様なメモリユニットは可能な最低位の記憶
場所である事がしばしば望まれる。
かくて、例えば従装置28はOから4095迄のアドレ
ス記憶場所がト1」り当てられるかも知れない。
ス記憶場所がト1」り当てられるかも知れない。
しかしながら通信母線22につながれた従装置の1つも
又メモリユニットでOから4095迄のアドレス記憶場
所を有する事もありうる。
又メモリユニットでOから4095迄のアドレス記憶場
所を有する事もありうる。
こうしてもし主装置14がアドレスブロックOから40
95の範囲lこアドレスを伝送して従装置28と交信を
求めると、主装置14は替りに自身の通信母線22上の
従装置と交信してしまう事lこなる。
95の範囲lこアドレスを伝送して従装置28と交信を
求めると、主装置14は替りに自身の通信母線22上の
従装置と交信してしまう事lこなる。
この困難を解消する為、通信母線32に接続された全従
装置のアドレス記憶場所は、これらアドレス記憶場所を
通信母線22(こつなかれた主装置に記憶する前1(4
095だけ増分される。
装置のアドレス記憶場所は、これらアドレス記憶場所を
通信母線22(こつなかれた主装置に記憶する前1(4
095だけ増分される。
それ故、従装置28と交信を求める時主装置14は40
96から8191迄に入るアドレスを伝送する。
96から8191迄に入るアドレスを伝送する。
そこでカップラーAはアドレスをカップラー母線38に
通過させる前に、主装置により伝送されたアドレスを4
096の因数たけ減分する。
通過させる前に、主装置により伝送されたアドレスを4
096の因数たけ減分する。
そこで減分されたアドレスは従装置28に割り当てられ
た範囲内のアドレスブロック即ちOから4095に入る
。
た範囲内のアドレスブロック即ちOから4095に入る
。
この選択減分は第5b図に示す回路で達成される。
ユニット290及び292の受信端子を経て通信母線か
ら受信された最有効8アドレスビットは加算器回路31
4及び316を経てゲート298及び300(こつなか
れる。
ら受信された最有効8アドレスビットは加算器回路31
4及び316を経てゲート298及び300(こつなか
れる。
ユニット314及び316はいずれもモデル5N748
3の集積回路で良い。
3の集積回路で良い。
第5b図に示す如くカスケードにつなぐとこれらは8ビ
ツトバイナリ全加算器を構成する。
ツトバイナリ全加算器を構成する。
8つの最有効アドレスビットを減分するのに使われる8
ビツト2進数はスイッチバンク318と抵抗バンク32
0,322の組合せから発生される。
ビツト2進数はスイッチバンク318と抵抗バンク32
0,322の組合せから発生される。
適切な減分値はスイッチバンク318内f7)個々のス
イッチの選択閉鎖lこより確立される。
イッチの選択閉鎖lこより確立される。
次lここの8ビット減分信号はユニット314及び31
6の最有効8アドレスビットと組合されて、ケート29
8及び300に減分されたアドレスを供給する。
6の最有効8アドレスビットと組合されて、ケート29
8及び300に減分されたアドレスを供給する。
アドレスがカップラー母線から通信母線lこつなかれる
時は減分は起らない点【こ注意して欲しい。
時は減分は起らない点【こ注意して欲しい。
更に第5a図及び第5b図には、通信母線に現われるア
ドレスがあらかじめ選択したアドレス範囲内に入る時に
限って、カップラーがデータを通信母線からカップラー
母線へ伝送する事を保証する回路が示されている。
ドレスがあらかじめ選択したアドレス範囲内に入る時に
限って、カップラーがデータを通信母線からカップラー
母線へ伝送する事を保証する回路が示されている。
第5a図【こ関してユニット324及び326はいずれ
もモデル5N7485の集積回路から成る。
もモデル5N7485の集積回路から成る。
図の如くカスケードにつなぐと、こh;p2つの4ビッ
ト大きさ比較回路は組合さって8ビツトの大きさ比較回
路となる。
ト大きさ比較回路は組合さって8ビツトの大きさ比較回
路となる。
ユニット290及び292の受信端子により受信された
最有効8アドレスビットは、8ビツト入力の1つをこの
8ビツト比較回路に供給する。
最有効8アドレスビットは、8ビツト入力の1つをこの
8ビツト比較回路に供給する。
これらの最有効8アドレスビットによって許容最下限を
意味する第2の8ビツト2進級は、スイッチバンク32
8と抵抗バンク330 、;532の組合せにより発生
される。
意味する第2の8ビツト2進級は、スイッチバンク32
8と抵抗バンク330 、;532の組合せにより発生
される。
8ビツト比較回路はこれ52つの8ビツト2進数を比較
し、最有効8アドレスビツトがあらかじめ選択した下限
と等しいかより大きいときにのみロー論理状態にある回
線334へ端子5出力を供給する。
し、最有効8アドレスビツトがあらかじめ選択した下限
と等しいかより大きいときにのみロー論理状態にある回
線334へ端子5出力を供給する。
同様に第5b図の336に一般的(こ示した実質的に同
一の論理回路は最有効8アドレスビットとあらかじめ選
択された上限とを比較する。
一の論理回路は最有効8アドレスビットとあらかじめ選
択された上限とを比較する。
しかしながらこの場合、回線338への出力は4ビツト
比較回路の1つの端子7からとられ、最有効8アドレス
ビットがあらかじめ選択した上限より小さい時にのみロ
ー論理状態にある。
比較回路の1つの端子7からとられ、最有効8アドレス
ビットがあらかじめ選択した上限より小さい時にのみロ
ー論理状態にある。
その結果NORゲート340の出力すなわち信号ADR
OKは通信母線上に現われるアドレスの最有効8ビット
があらかじめ選択した限界内に入る時のみハイである。
OKは通信母線上に現われるアドレスの最有効8ビット
があらかじめ選択した限界内に入る時のみハイである。
信号ADROKはカップラー内のその他の場所で、通信
母線上のアドレスが前記判定基準に合致しない時lこデ
ーターのカップラー母線への伝送を抑止するために使わ
れる。
母線上のアドレスが前記判定基準に合致しない時lこデ
ーターのカップラー母線への伝送を抑止するために使わ
れる。
NANDゲート304の入力の1つは第3図のフリップ
フロップ196のQ端子に現われる5TART (OU
T )信号である。
フロップ196のQ端子に現われる5TART (OU
T )信号である。
NANDゲート304の第2人力は第4図のフリップフ
ロップ262のQ出力(こより供給されるWAITB−
信号である。
ロップ262のQ出力(こより供給されるWAITB−
信号である。
通常WAITB−信号はハイなのでゲート296.29
8,300のローレベル駆動入力にハイレベル5TAR
T(OUT)信号が生じカップラー母線アドレス母線が
駆動される。
8,300のローレベル駆動入力にハイレベル5TAR
T(OUT)信号が生じカップラー母線アドレス母線が
駆動される。
NANDケート304のこのローレベル出力はNAND
ゲート342cこつながれでおり、カップラー母線アド
レス回線が駆動されている事を表示する論理信号ADE
Nを供給する。
ゲート342cこつながれでおり、カップラー母線アド
レス回線が駆動されている事を表示する論理信号ADE
Nを供給する。
ANDゲート344の第1人力は第2図のフリップフロ
ップ84のQ出力により供給されるACCESS信号で
ある。
ップ84のQ出力により供給されるACCESS信号で
ある。
ANDゲート344の第2人力は第3図のNANDゲー
ト24 (Iこより供給されるWAITA−信号である
。
ト24 (Iこより供給されるWAITA−信号である
。
WAITA−信号は通常ハイなので、ハイレベルACC
ESS信号はNORゲート308の1つの入力にハイレ
ベルを供給する。
ESS信号はNORゲート308の1つの入力にハイレ
ベルを供給する。
NANDゲート346の両人力は第4図のNANDゲー
ト268出力に現われるWAITD−信号により供給さ
れる。
ト268出力に現われるWAITD−信号により供給さ
れる。
WAITD−信号がハイである通常の状態に於ては、N
ANDゲート346のロー出力はANDゲート348を
経てNORゲート308の第2人力へつながれている。
ANDゲート346のロー出力はANDゲート348を
経てNORゲート308の第2人力へつながれている。
こうしてACCESS信号がハイ状態の時は、NORゲ
ート308の出力はローで、ユニッl−290゜292
.294はカップラー母線アドレスビットを通信母線へ
伝送可能となる。
ート308の出力はローで、ユニッl−290゜292
.294はカップラー母線アドレスビットを通信母線へ
伝送可能となる。
逆にACCESS(8号がロー状態にある時はNORゲ
ート308の出力はハイであり、その結果アドレスビッ
トのカップラー母線から通信母線への伝送を抑止する。
ート308の出力はハイであり、その結果アドレスビッ
トのカップラー母線から通信母線への伝送を抑止する。
NORゲート308の出力はインバータ350を経てA
DREN論理信号を供給する様Eζつながれ、この信号
はハイである時アドレスビットがカップラー母線から通
信母線ヘパスされている事を表示する。
DREN論理信号を供給する様Eζつながれ、この信号
はハイである時アドレスビットがカップラー母線から通
信母線ヘパスされている事を表示する。
第6図の残りの構造は、通信母線とカップラー母線間で
データビット自身の2方向転送を行うカップラーのその
部分である。
データビット自身の2方向転送を行うカップラーのその
部分である。
本文及び特許請求の範囲で用いている■データ//、S
Sデータビット〃〃テータワード〃という言葉はニュー
、メリカルなデータ又は命令を意味しているものとする
。
Sデータビット〃〃テータワード〃という言葉はニュー
、メリカルなデータ又は命令を意味しているものとする
。
実施例に於ては各データワードは16ビツトから成る。
第6図に於て、データワードの4ビツトの2方向転送を
行うのに必要な回路が一般的に3601こ示されている
。
行うのに必要な回路が一般的に3601こ示されている
。
同一回路が破線矩形362,364゜366の各々に作
られて、各データワードの残りの12ビツトの転送を達
成する。
られて、各データワードの残りの12ビツトの転送を達
成する。
360の回路番こ関し、通信母線内のデータ回線のうち
4回線が受信/駆動ユニット368の4母線端子(こつ
ながれている。
4回線が受信/駆動ユニット368の4母線端子(こつ
ながれている。
ユニット368はモデル5N75138 の集積回路で
、前述した如く働く。
、前述した如く働く。
ユニット368の受信端子はモデル5N74125集積
回路であるゲート310の端子2 * 5 = 9.1
2#こつなかっている。
回路であるゲート310の端子2 * 5 = 9.1
2#こつなかっている。
ゲート370の出力端3,6.8.11は回線マツチン
グ抵抗372を経てカップラー母線内の4回線のデータ
回線につながれている。
グ抵抗372を経てカップラー母線内の4回線のデータ
回線につながれている。
これら4回線のカップラー母線データ回線は回線374
によりユニット368の駆動端子につfiキ戻されてい
る。
によりユニット368の駆動端子につfiキ戻されてい
る。
回路360は第5a図1こ関して前述した如く、通信母
線とカップラー母線間で4ビツトデータを2方向(こつ
なぐ働きをする。
線とカップラー母線間で4ビツトデータを2方向(こつ
なぐ働きをする。
この操作はNORゲート376.378の出力により制
御されている。
御されている。
又NORケート376.378はANDゲート380,
382,384.386の出力(こより制御されている
。
382,384.386の出力(こより制御されている
。
第5a図のインバータ350の出力(こ現われるADR
EN信号はANDゲート382及び380にそれぞれ1
つの入力を供給する点(こ注意して欲しい。
EN信号はANDゲート382及び380にそれぞれ1
つの入力を供給する点(こ注意して欲しい。
同様lこ第5a図のNANDゲート342の出力に現れ
るADEN信号は、ANDゲート384及び386にそ
れぞれ1つの入力を供給する。
るADEN信号は、ANDゲート384及び386にそ
れぞれ1つの入力を供給する。
後で詳しく判る事であるが、カップラーがその母線上の
主装置に制御される従装置として働いている時は、AD
EN信号はハイでありADREN信号はローである。
主装置に制御される従装置として働いている時は、AD
EN信号はハイでありADREN信号はローである。
この様な状況に於てANDゲート380及び382の出
力はローであるが、ANDゲート384及び386はそ
の入力の1つはハイである。
力はローであるが、ANDゲート384及び386はそ
の入力の1つはハイである。
ANDゲート384へのREAD(OUT)入力とAN
Dゲー1386へのREAD(OUT)−人力とは、第
3図のフリップフロップ222のQ及びQ出力によりそ
れぞれ供給される。
Dゲー1386へのREAD(OUT)−人力とは、第
3図のフリップフロップ222のQ及びQ出力によりそ
れぞれ供給される。
後で説明するが、主装置がカップラーを経て他の母線上
の従装置に書込みを求めている時は、READ(OUT
)信号はローでありREAD(OUT)−信号はハイで
ある。
の従装置に書込みを求めている時は、READ(OUT
)信号はローでありREAD(OUT)−信号はハイで
ある。
それゆえANDゲート384はロー、NORゲート37
6はハイのままであり、ユニット368は使用不可能の
ままであるためその受信端子はデータビットを通信母線
からゲート370へつなぐ。
6はハイのままであり、ユニット368は使用不可能の
ままであるためその受信端子はデータビットを通信母線
からゲート370へつなぐ。
しかしながらANDゲート386はハイ出力を有するた
めNORゲート378の出力をローとし、ゲート370
がこれらのデータービットをカップラー母線内の対応す
る4デ一ター回線ヘパスし最終的(こは遠方の従装置ヘ
パスする事を可能ならしめる。
めNORゲート378の出力をローとし、ゲート370
がこれらのデータービットをカップラー母線内の対応す
る4デ一ター回線ヘパスし最終的(こは遠方の従装置ヘ
パスする事を可能ならしめる。
逆シこ制御主装置が遠方従装置からの読みとりを求めて
いる時は、READ(OUT)信号はハイでREAD(
OUT)−信号はローである。
いる時は、READ(OUT)信号はハイでREAD(
OUT)−信号はローである。
この場合ユニット368は使用可能となるがゲート37
0は使用不可能となり、カップラー母線からのデーター
ビットは通信母線に転送されそこから制御主装置により
読み取られる。
0は使用不可能となり、カップラー母線からのデーター
ビットは通信母線に転送されそこから制御主装置により
読み取られる。
カップラーが付随するカップラーlこ制御される。
主装置として働いている時、ADREN信号はハイでA
DEN信号はローである。
DEN信号はローである。
この場合ユニット368及びゲート370の交互の使用
可能はANDゲート380及び382に制御され、最終
的にそれぞれの入力信号はREAD(IN)−及びRE
AD(IN)Aである。
可能はANDゲート380及び382に制御され、最終
的にそれぞれの入力信号はREAD(IN)−及びRE
AD(IN)Aである。
第3図においてこれら2つの信号は互いに複数をなし、
カップラーを経てデータービットの流れを適切な方向(
こ制御する働きをしている事が判る。
カップラーを経てデータービットの流れを適切な方向(
こ制御する働きをしている事が判る。
カップラーの全体操作を例をあげて理解しよう。
第1a図の主装置14が従装置28ヘデーターワードの
書込みを求めているものと仮定する。
書込みを求めているものと仮定する。
この場合カップラー34は主装置14に関し従モードで
、カップラー36は従装置28に関し主モードで働く。
、カップラー36は従装置28に関し主モードで働く。
転送を開始する為主装置14は母線22のTLGO−回
線をローとし、その結果第2図のユニット70のR2端
子にハイレベルGOA信号が発生する。
線をローとし、その結果第2図のユニット70のR2端
子にハイレベルGOA信号が発生する。
第3図の回線180上のハイレベルGOA信号はNAN
Dゲート188の1つの入力をただちにハイとし、時定
数回路186による遅延時間後に第2人力をハイとする
。
Dゲート188の1つの入力をただちにハイとし、時定
数回路186による遅延時間後に第2人力をハイとする
。
100ナノセカンドのオーダーのこの遅延時間は、刻時
フリツフフロツプ196番こ優先して充分な時間をもっ
て適切r、i:ADROK信号を供給することを保証す
るために供給される。
フリツフフロツプ196番こ優先して充分な時間をもっ
て適切r、i:ADROK信号を供給することを保証す
るために供給される。
主装置14がTLGO−回線をローとする時は、書込も
うとしているデーター及び書込もうとしている従装置2
8内のアドレスをも通信母線(こつなぐ。
うとしているデーター及び書込もうとしている従装置2
8内のアドレスをも通信母線(こつなぐ。
通信母線22につながれた従装置はすべてローレベルT
LGO−信号を確認するが、アドレスの補数が主装置1
4により伝送されたアドレスを有する従装置のみが応答
する。
LGO−信号を確認するが、アドレスの補数が主装置1
4により伝送されたアドレスを有する従装置のみが応答
する。
もちろん従装置28のアドレス補数は従カップラー34
のアドレス補数内に含まれており(第5a。
のアドレス補数内に含まれており(第5a。
5b図の回路で行なわれるアドレス減分を考慮する)そ
のためハイレベルADROK信号がNORゲート340
の出力に現われる。
のためハイレベルADROK信号がNORゲート340
の出力に現われる。
操作サイクルのこの点(こ於て回線190上に現われる
信号は通常ハイなので、NANDゲート186の出力が
ハイとなる時はNANDゲート188の出力はローとな
りフリップフロップ196のクロック入力に正の実行指
示を行う。
信号は通常ハイなので、NANDゲート186の出力が
ハイとなる時はNANDゲート188の出力はローとな
りフリップフロップ196のクロック入力に正の実行指
示を行う。
ハイレベルADROK信号とこれとによりフリップフロ
ップ196のQ出力はハイ論理レベルに切り換る。
ップ196のQ出力はハイ論理レベルに切り換る。
T LP RE S−信号は通常ハイであるため、これ
によりNANDゲート198の出力はローとなり主カッ
プラー36につながるカップラー母線上にローレベル5
TART(OUT)−信号を供給する。
によりNANDゲート198の出力はローとなり主カッ
プラー36につながるカップラー母線上にローレベル5
TART(OUT)−信号を供給する。
主装置14がTLGO−回線をローとする時それは母線
22のTLREAD回線もローとし、遠方従装置に書込
みたがっている事を表示する。
22のTLREAD回線もローとし、遠方従装置に書込
みたがっている事を表示する。
ユニット228(第3図)のB1端子のこのローレベル
により、フリップフロップ222の対応する受信端子R
1及びD入力もハイ論理レベルとなる。
により、フリップフロップ222の対応する受信端子R
1及びD入力もハイ論理レベルとなる。
フリップフロップ222はインバーター194の出力に
よりフリップフロップ196と同時刻に刻時され、その
Q出力はローとなり、その結果カツプラーのREAD(
OUT)端子にローレベル論理信号を供給する。
よりフリップフロップ196と同時刻に刻時され、その
Q出力はローとなり、その結果カツプラーのREAD(
OUT)端子にローレベル論理信号を供給する。
同時lこフリップフロップ222の出力はハイとなる。
ここで第5a図においてフリップフロップ196(第3
図)のQ出力からくる5TART (OUT )信号は
ハ、イでありWAITB−は通常ハイである事を思い出
そう。
図)のQ出力からくる5TART (OUT )信号は
ハ、イでありWAITB−は通常ハイである事を思い出
そう。
その結−!i!NANDゲート304の出力はローであ
り、ゲート296298.300がアドレスを母線22
からカップラー母線へ転送する事を可能ならしめる。
り、ゲート296298.300がアドレスを母線22
からカップラー母線へ転送する事を可能ならしめる。
論理信号ADENはハイである。
WAITD−信号は通常のハイ状態にありアクセス信号
はローなので、NORゲート308への両入力ともロー
でありそのハイ出力はユニット290,292,294
の駆動装置を使用不能とする。
はローなので、NORゲート308への両入力ともロー
でありそのハイ出力はユニット290,292,294
の駆動装置を使用不能とする。
ADREN信号はロー論理レベルである。
次に第6図に関し、ADREN信号はローなのでAND
ゲート380.382は′7)ずれもハイ出力状態とは
ならない。
ゲート380.382は′7)ずれもハイ出力状態とは
ならない。
しかしながらADEN信号はハイであり、READ(O
UT)−信号は上記においてハイ状態にあった。
UT)−信号は上記においてハイ状態にあった。
ANDゲート386はハイ出力を有し、その結果NOR
ゲート378からロー出力を生ずる。
ゲート378からロー出力を生ずる。
このロー出力はゲート370を使用可能とし、母線22
上に現われるデータービットはカップラー母線へ転送さ
れる。
上に現われるデータービットはカップラー母線へ転送さ
れる。
READ(O・UT)信号はローなので、NORゲート
376の出力はハイのままでありユニット368の駆動
端子を使用不能とする。
376の出力はハイのままでありユニット368の駆動
端子を使用不能とする。
この点までの操作を要約すると、従カップラー34はア
ドレスビット及びデータビットの両方を母線22からカ
ップラー母線38へつないだ。
ドレスビット及びデータビットの両方を母線22からカ
ップラー母線38へつないだ。
さらIこカップラー34はカップラー母線上にローレベ
ル5TART(OUT)−信号とローレベルREAD(
OUT)信号を供給した。
ル5TART(OUT)−信号とローレベルREAD(
OUT)信号を供給した。
次に主カップラー36の操作(こつぃて振り返ると、最
後にのべたカップラー母線上の2つの信号は主カップラ
ー36においてそれぞれ5TART(IN)−及びRE
AD(IN)信号として受信されるということを思い出
す。
後にのべたカップラー母線上の2つの信号は主カップラ
ー36においてそれぞれ5TART(IN)−及びRE
AD(IN)信号として受信されるということを思い出
す。
ここで主カップラー36の構潰を表わす第2図−6図を
考慮し特に第2図を参照すると、ローレベル5TART
(IN)−信号はインバーター76の反転後NANDゲ
ート78の1つの入力にハイレベルを供給することが判
る。
考慮し特に第2図を参照すると、ローレベル5TART
(IN)−信号はインバーター76の反転後NANDゲ
ート78の1つの入力にハイレベルを供給することが判
る。
NANDゲート78の他の入力は通常ハイ状態なので、
NANDゲート78の出力に現われるローレベルはフリ
ップフロップ80をプリセットしそのQ出力をローとす
る。
NANDゲート78の出力に現われるローレベルはフリ
ップフロップ80をプリセットしそのQ出力をローとす
る。
ANDゲ゛−ト92への入力におけるこのロー論理レベ
ルにより母線32上にローレベル論理信号(OUT)信
号が出る。
ルにより母線32上にローレベル論理信号(OUT)信
号が出る。
この信号は母線32上のカップラー36より下位のすべ
ての主装置に、カップラー36が母線32ヘアクセスを
求めている事を知らせる。
ての主装置に、カップラー36が母線32ヘアクセスを
求めている事を知らせる。
母線32上のカップラー36より上位の主装置で、回線
98上のローレベルTLAG(IN)信号により知らさ
れるようなアクセスを求めているものは1つもないと仮
定すれば、インバータ94の反転後口−レベル信号は又
ANDゲート96の出力をもハイとする。
98上のローレベルTLAG(IN)信号により知らさ
れるようなアクセスを求めているものは1つもないと仮
定すれば、インバータ94の反転後口−レベル信号は又
ANDゲート96の出力をもハイとする。
更にもしTLAK−信号がハイで母線32上には肯定応
答状態の主装置が無い事を表示していればユニット70
のR3端子はローでインバータ116は第2ハイレベル
入力をNANDゲート106へ供給する。
答状態の主装置が無い事を表示していればユニット70
のR3端子はローでインバータ116は第2ハイレベル
入力をNANDゲート106へ供給する。
最後にANDゲート96の出力に於けるハイレベルは、
RC回路112のRC時定数によりあらかじめ定められ
た遅延時間後に、NANDゲート110の出力をハイと
する。
RC回路112のRC時定数によりあらかじめ定められ
た遅延時間後に、NANDゲート110の出力をハイと
する。
NANDゲート106へのこれら3つのハイレベルによ
り、フリップフロップ32のクロック入力はハイレベル
となる。
り、フリップフロップ32のクロック入力はハイレベル
となる。
フリップフロップ82のD入力は正の供給電圧なので、
そのQ出力はハイとなりQ出力はローとなる。
そのQ出力はハイとなりQ出力はローとなる。
ユニット70の端子D3につながれたハイQ出力により
母線32上にローレベルTLAK−信号が出て、母線3
2上の他の全ての主装置にカップラー36が肯定応答状
態lこある事を表示する。
母線32上にローレベルTLAK−信号が出て、母線3
2上の他の全ての主装置にカップラー36が肯定応答状
態lこある事を表示する。
更にこのハイレベルQ出力はNORゲ−N24の出力を
ローとし、それlこよりANDゲート166の出力はロ
ーとなりフリップフロップ80をクリアして操作の次の
サイクルの準備をする。
ローとし、それlこよりANDゲート166の出力はロ
ーとなりフリップフロップ80をクリアして操作の次の
サイクルの準備をする。
しかしながらフリップフロップ82のローレベルQ出力
はANDゲート92の出力をローのままとし、母線32
上の全ての下位主装置にカップラー36が母線にアクセ
スを求めている事を表示する。
はANDゲート92の出力をローのままとし、母線32
上の全ての下位主装置にカップラー36が母線にアクセ
スを求めている事を表示する。
母線にアクセスを有する主装置が母線32上の無い時は
、信号TLAVはハイでユニット70の端子R4Gこ於
ける論理レベルはローである。
、信号TLAVはハイでユニット70の端子R4Gこ於
ける論理レベルはローである。
こうしてフリップフロップ82のQ出力がローlこなる
とフリップフロップ84のC入力はハイレベルとなり、
そのQ出力はハイにQ出力はローに切り換る。
とフリップフロップ84のC入力はハイレベルとなり、
そのQ出力はハイにQ出力はローに切り換る。
このハイレベルQ出力はユニット70の端子D4につな
がれ母線32上にローレベルTLAV信号を出し、他の
全ての主装置にカッツプラー36がアクセスを得た事を
表示する。
がれ母線32上にローレベルTLAV信号を出し、他の
全ての主装置にカッツプラー36がアクセスを得た事を
表示する。
ハイレベルQ出力・は又NORゲート124の第2人力
につながれ、フリップフロップ84がアクセス状態にあ
る限りフリップフロップ80がクリア状態に保たれる事
を保証する。
につながれ、フリップフロップ84がアクセス状態にあ
る限りフリップフロップ80がクリア状態に保たれる事
を保証する。
更にフリップフロップ84のQ出力がハイの時はインバ
ータ134の出力はローであり、ANDNOゲート1の
出力からフリップフロップ82ヘロークリア入力を出す
。
ータ134の出力はローであり、ANDNOゲート1の
出力からフリップフロップ82ヘロークリア入力を出す
。
これはフリップフロップ82をクリアし、そのQ出力を
ロー、Q出力をハイとする。
ロー、Q出力をハイとする。
更にインパーク134の出力はフリップフロップ86の
クリア入力を解除する為に使われ、このフリップフロッ
プは終局的にはアクセス状態の終りにフリップフロップ
84をクリアする為に使われている。
クリア入力を解除する為に使われ、このフリップフロッ
プは終局的にはアクセス状態の終りにフリップフロップ
84をクリアする為に使われている。
通常インバータ134の出力はハイ、従ってNORゲー
ト136の出力はローであり、フリップフロップ86を
クリア状態に保っている。
ト136の出力はローであり、フリップフロップ86を
クリア状態に保っている。
この様にそのQ出力がハイなので、回線168上のハイ
論理レベルと組合さるとANDゲート160の出力をハ
イとし、その結果フリップフロップ84のクリア入力は
通常フリーでフリップフロップはそのクロック入力によ
り刻時されている。
論理レベルと組合さるとANDゲート160の出力をハ
イとし、その結果フリップフロップ84のクリア入力は
通常フリーでフリップフロップはそのクロック入力によ
り刻時されている。
しかしながらインバータ134の出力がローとなると、
NORゲ−4136の出力に正変換が生じ、RC時定数
回路138により課された遅延時間後にフリップフロッ
プ86のクリア入力に伝送される。
NORゲ−4136の出力に正変換が生じ、RC時定数
回路138により課された遅延時間後にフリップフロッ
プ86のクリア入力に伝送される。
これによってフリップフロップ86の出力状態に変化は
生じないが、フリップフロップは解除されその状態はク
ロック入力に於ける正のパルスにより変化する様になる
。
生じないが、フリップフロップは解除されその状態はク
ロック入力に於ける正のパルスにより変化する様になる
。
フリップフロップ84のQ出力はNANDゲート144
,148及びRC時定数回路146からなる回路lこ入
力を供給する。
,148及びRC時定数回路146からなる回路lこ入
力を供給する。
この回路は誤動作によりおよそ1ミリ秒の通常の時間内
にアクセス状態が終止しない様な場合、始動後およそl
Oミリ秒後にアクセス状態を終止するのに使われる。
にアクセス状態が終止しない様な場合、始動後およそl
Oミリ秒後にアクセス状態を終止するのに使われる。
こうしてアクセス状態のフリップフロップ84からのロ
ーレベルQ出力はNANDゲート144により反転され
てハイレベルとなり、時定数回路146により課された
およそ10ミリ秒後NANDゲート148の1つの入力
へ伝送される。
ーレベルQ出力はNANDゲート144により反転され
てハイレベルとなり、時定数回路146により課された
およそ10ミリ秒後NANDゲート148の1つの入力
へ伝送される。
フリップフロップ84のQ出力から発生し回線150上
に現われる信号もハイであり、その為NANDゲート1
48の出力はローとなる。
に現われる信号もハイであり、その為NANDゲート1
48の出力はローとなる。
フリップフロップ86のプリセット入力へのこのロー人
力は、そのQ出力をローとする。
力は、そのQ出力をローとする。
ANDゲート160へのこのロー人力によりANDゲー
ト160からロー出力が生じ、フリップフロップ84を
アクセス状態からクリアする。
ト160からロー出力が生じ、フリップフロップ84を
アクセス状態からクリアする。
フリップフロップ84をクリアする正規モードについて
次に説明する。
次に説明する。
再び主カップラー36の操作に関し、従カップラー34
からロート〜し5TART(IN)−信号が受信される
と、NANDゲート154への5TA−RT(IN)入
力はハイとなる。
からロート〜し5TART(IN)−信号が受信される
と、NANDゲート154への5TA−RT(IN)入
力はハイとなる。
さて第5a図に於て、主カップラー36によりアクセス
が達成されるとANDゲート3441こ1つの入力を供
給するACCESS信号はハイである事を思い出してい
ただきたい。
が達成されるとANDゲート3441こ1つの入力を供
給するACCESS信号はハイである事を思い出してい
ただきたい。
WAITA−信号は通常ハイなのでその結果としてのA
NDゲート344の出力に於けるハイレベルにより、N
ORゲート308の出力にローレベル論理信号が発生す
る。
NDゲート344の出力に於けるハイレベルにより、N
ORゲート308の出力にローレベル論理信号が発生す
る。
これ【こよりユニット290,292.294の駆動装
置は、アドレスビットをカップラー母線38から通信母
線32へつなげる様になる。
置は、アドレスビットをカップラー母線38から通信母
線32へつなげる様になる。
同時にインバータ350の出力に於けるADREN信号
はハイとなる。
はハイとなる。
第6図のデータ転送回路内のこのハイレベルADREN
信号は、ANDゲート380.382の1つの入力を使
用可能とする。
信号は、ANDゲート380.382の1つの入力を使
用可能とする。
前記説明から、全考慮している例1こ於て主装置14は
従装置28にデータワードを書き込もうとしているので
、従カップラー34からのREAD(OUT)は号はロ
ー論理状態lこある事が思い出される。
従装置28にデータワードを書き込もうとしているので
、従カップラー34からのREAD(OUT)は号はロ
ー論理状態lこある事が思い出される。
インバータ232.236第3図を経た後主カップラー
36)こよりそのREAD(IN)端子に受信されるこ
の信号により、ローレベルREADCIN)A信号が発
生する。
36)こよりそのREAD(IN)端子に受信されるこ
の信号により、ローレベルREADCIN)A信号が発
生する。
その結果ANDゲート382の出力はローのままであり
、NORゲート378の出力はハイとなってゲ−137
0は使用不能となる。
、NORゲート378の出力はハイとなってゲ−137
0は使用不能となる。
しかしながらCI −レベルREAD (IN )信号
はインバータ232により反転され、ハイレベルREA
D(IN)−信号を発生する。
はインバータ232により反転され、ハイレベルREA
D(IN)−信号を発生する。
こうしてANDゲート380の出力はハイでNORゲー
ト376の出力をローとし、ユニット368の1駆動装
置はデータビットをカップラー母線38から通信母線3
2へ転送出来る様になる。
ト376の出力をローとし、ユニット368の1駆動装
置はデータビットをカップラー母線38から通信母線3
2へ転送出来る様になる。
さて主カップラー36の操作に関して第2図に戻ると、
ハイレベルADREN信号と前記ハイレベル5TART
(IN)fi号と(こよりNANDゲート154からの
ロー出力とNANDゲート162からのハイレベル出力
が発生する。
ハイレベルADREN信号と前記ハイレベル5TART
(IN)fi号と(こよりNANDゲート154からの
ロー出力とNANDゲート162からのハイレベル出力
が発生する。
ユニット70のD2人力に於けるこのハイレベル信号に
ヨリ、通信母線32上(こローレベルTLGO−信号が
発生する。
ヨリ、通信母線32上(こローレベルTLGO−信号が
発生する。
このローレベルTLGO−信号により通信母線32につ
ながれた全従装置が応答を開始するが、主カップラー3
6により通信母線32上に出されたアドレスを有するの
は従装置28たけなので、それだけが応答を完了する。
ながれた全従装置が応答を開始するが、主カップラー3
6により通信母線32上に出されたアドレスを有するの
は従装置28たけなので、それだけが応答を完了する。
さて第3図に関し、主カップラー36内のハイレベルR
EAD(IN)−信号とハイレベルAl)REN信号と
lこよりANDゲート234からハイレベル出力が発生
し、通信母線32上に現われるTLR−EAD信号はロ
ーとなる。
EAD(IN)−信号とハイレベルAl)REN信号と
lこよりANDゲート234からハイレベル出力が発生
し、通信母線32上に現われるTLR−EAD信号はロ
ーとなる。
これは従装置28に、従装置28が母線32上に現われ
るデータワードを読みとろうとしている事を知らせる。
るデータワードを読みとろうとしている事を知らせる。
さて主カップラー36の操作を続けながら第2図を参照
すると、従装置28はデータ転送を完了する時通信母線
32上にローレベルTLTM−信号を返す。
すると、従装置28はデータ転送を完了する時通信母線
32上にローレベルTLTM−信号を返す。
これによりユニット70のR1端子lこハイレベルTM
A信号が発生する。
A信号が発生する。
このハイレベルTMA信号によりNANDゲート152
の出力がD −L/ ヘルトナリ、このローレベルはC
OMP(OUT)−信号としてカップ−母線38上に出
される。
の出力がD −L/ ヘルトナリ、このローレベルはC
OMP(OUT)−信号としてカップ−母線38上に出
される。
フリップフロップ86のクロック入力にも接続されてい
るこのローレベルは、フリップフロップの出力状態には
影響を及ぼさない点に注意して欲しい。
るこのローレベルは、フリップフロップの出力状態には
影響を及ぼさない点に注意して欲しい。
次lこ従装置34の操作番こ関して第3図(こ戻ると、
主カップラー36により伝送されたローレベルCOMP
(OUT)−信号は従カップラー34!こ於てローレベ
ルCOMP (IN )−信号として受信される。
主カップラー36により伝送されたローレベルCOMP
(OUT)−信号は従カップラー34!こ於てローレベ
ルCOMP (IN )−信号として受信される。
これはインバータ208に反転されてハイレベル信号と
なり、回線216上のこの信号はNANDゲート192
cこ1つの人力を供給する。
なり、回線216上のこの信号はNANDゲート192
cこ1つの人力を供給する。
RC回路214によって課された遅延時間後、NAND
ゲート192の他方の入力とハイなりその結果NAND
ゲートからローレベル入力信号が発生し、フリップフロ
ップ220のクロック入力に於てハイレベル変換が行わ
れる。
ゲート192の他方の入力とハイなりその結果NAND
ゲートからローレベル入力信号が発生し、フリップフロ
ップ220のクロック入力に於てハイレベル変換が行わ
れる。
これはフリップフロップ220のQ出力をハ、イとし、
ハイレベルTMB信号を発生する。
ハイレベルTMB信号を発生する。
さて従カップラー34の操作に関し第2図に戻ると、こ
のハイレベルTMB信号はユニット70を経てつながれ
通信母線22上iこローレベルTLTM−信号を供給す
る。
のハイレベルTMB信号はユニット70を経てつながれ
通信母線22上iこローレベルTLTM−信号を供給す
る。
これは従装置として働いているカップラー34がそのデ
ータ転送を完了した事を主装置tこ知らせる。
ータ転送を完了した事を主装置tこ知らせる。
その結果、主装置14はTLGO−信号を解除してハイ
状態となる。
状態となる。
その結果ユニット70の出力にローレベル入力信号が発
生する。
生する。
このローレベルGOA4i号はフリップフロップ196
,222.220(第3図)を全てクリアし、それに続
くフリップフロップ196からのローレベルQ出力によ
りカップラー母線38上にハ・fレベル5TART(O
UT)−信号が発生する。
,222.220(第3図)を全てクリアし、それに続
くフリップフロップ196からのローレベルQ出力によ
りカップラー母線38上にハ・fレベル5TART(O
UT)−信号が発生する。
フリップフロップ220がクリアされるとTMB信号は
ローとなり、母線22上のTLTM−信号はハイ状態に
戻る事が出来る。
ローとなり、母線22上のTLTM−信号はハイ状態に
戻る事が出来る。
ハイレベル5TART(OUT)−信号はハイレベル5
TART(IN)−信号として主カップラー36により
受信され、第2図のインバータ76により反転されてロ
ーレベル5TART(IN)信号となる。
TART(IN)−信号として主カップラー36により
受信され、第2図のインバータ76により反転されてロ
ーレベル5TART(IN)信号となる。
NANDゲート154の入力に於けるこのローレベル信
号は、終局的にユニット70のD2端子をローとし通信
母線32上にハイレベルTLGO−信号を発生する。
号は、終局的にユニット70のD2端子をローとし通信
母線32上にハイレベルTLGO−信号を発生する。
従装置28はこのハ・fレベルTLGO−信号lこより
フリ→こされると、通信母線32上のTLTM−信号を
解除してハイ状態にする。
フリ→こされると、通信母線32上のTLTM−信号を
解除してハイ状態にする。
これは主カップラー36によりローレベルTMA信号と
してユニット70のR1端子で受信される。
してユニット70のR1端子で受信される。
NANDゲート152の入力に於けるこのローレベルT
MA信号により、このNANDゲートの出力にハイレベ
ル信号が発生する。
MA信号により、このNANDゲートの出力にハイレベ
ル信号が発生する。
フリップフロップ86のクロック入力につながれたこの
ハイレベル変換によりこのフリツプフaツブQ出力はロ
ーとなりANDゲート160を経たフリップフロップ8
4のアクセスをクリアする。
ハイレベル変換によりこのフリツプフaツブQ出力はロ
ーとなりANDゲート160を経たフリップフロップ8
4のアクセスをクリアする。
フリップフロップ84のQ出力がローになると通信母線
32上のTLAV信号はハイとなり、母線上の他の全て
の主装置lこ主カップラー36が母線へのアクセスを解
除した事を表示する。
32上のTLAV信号はハイとなり、母線上の他の全て
の主装置lこ主カップラー36が母線へのアクセスを解
除した事を表示する。
同時にNANDゲート152の出力に於けるハイレベル
信号は、ハイレベルCOMP(OUT)−信号としてカ
ップラー母線38上に出される。
信号は、ハイレベルCOMP(OUT)−信号としてカ
ップラー母線38上に出される。
再び第3図を考へると、このハイレベlし信号は従カッ
プラー34によりCOMP(IN)−信号として受信さ
れる。
プラー34によりCOMP(IN)−信号として受信さ
れる。
これは終局的にフリップフロップ220にローレベルク
ロック入力を発生し、データ転送サイクルを完了しカッ
プラー34.36を遊び状態にして主装置からの次の呼
びを待たせる。
ロック入力を発生し、データ転送サイクルを完了しカッ
プラー34.36を遊び状態にして主装置からの次の呼
びを待たせる。
主装置14が従装置28から読み取りを求める時の操作
は前記と同様である。
は前記と同様である。
しかしながらこの場合主装置14は通信母線22上にハ
イレベルTLREAD信号を出す。
イレベルTLREAD信号を出す。
第3図を見れば判る様に、これは従カップラー34の論
理内で使われるハイレベルREAD (OUT )信号
を発生し、カップラー母線38上の主カップラー36へ
伝送される。
理内で使われるハイレベルREAD (OUT )信号
を発生し、カップラー母線38上の主カップラー36へ
伝送される。
前述した方法で、従カップラー34のADEN信号はハ
イであり、カップラー34内のA’DREN信号はロー
である。
イであり、カップラー34内のA’DREN信号はロー
である。
アドレスビットは又、従カップラー34により通信母線
22からカップラー母線38へつながれる。
22からカップラー母線38へつながれる。
しかしながらこの場合、ハイレベルADEN信号は第6
図の従カップラー34内ノハイレベルREAD(OUT
)信号と一緒になって、データビットがカップラー母線
38から通信母線22へのみ転送される様にする。
図の従カップラー34内ノハイレベルREAD(OUT
)信号と一緒になって、データビットがカップラー母線
38から通信母線22へのみ転送される様にする。
主カップラー36の操作に関し次に第3図1こ戻ると、
ハイレベルREAD (IN )信号はハイレベルRE
AD(INKA信号とローレベlしREAD(IN)−
信号とを発生する。
ハイレベルREAD (IN )信号はハイレベルRE
AD(INKA信号とローレベlしREAD(IN)−
信号とを発生する。
その結果ANDゲート234の出力はローで主カップラ
ー36は通信母線32上にハイレベルTLREAD信号
を伝送し、従装置28に主装置14がそれからの読み取
りを欲している事を表示する。
ー36は通信母線32上にハイレベルTLREAD信号
を伝送し、従装置28に主装置14がそれからの読み取
りを欲している事を表示する。
ここで再び主カップラー36のADEN信号はローでA
DREN信号はハイであり、ユニット290.292,
294は再びカップラー母線38から通信母線32への
アドレスの通信が可能となる。
DREN信号はハイであり、ユニット290.292,
294は再びカップラー母線38から通信母線32への
アドレスの通信が可能となる。
しかしながら第6図を見ると、ハイレベルREAD(I
N)A及びローレベルREAD(IN)−信号とつなが
ったハイレベルADREN信号により、ゲート370は
データビットを通信母線32からカップラー母線38へ
転送可能となる。
N)A及びローレベルREAD(IN)−信号とつなが
ったハイレベルADREN信号により、ゲート370は
データビットを通信母線32からカップラー母線38へ
転送可能となる。
こうしてこの場合、カップラーは一緒になってここでも
アドレスビットを主装置14から従装置28へパスする
様に働くが、ここではデータビットは縫装置28から主
装置14ヘパスされる事が判る。
アドレスビットを主装置14から従装置28へパスする
様に働くが、ここではデータビットは縫装置28から主
装置14ヘパスされる事が判る。
主装置14が従装置28から読み取りを求めている時に
、従装置28に読み取りエラーが発生すると従装置は通
信母線32のTLMER−回線をローに引き戻す。
、従装置28に読み取りエラーが発生すると従装置は通
信母線32のTLMER−回線をローに引き戻す。
第3図で判る様に主カップラー36のユニット228で
受信されたこのローレベルTLMER−信号は、ハイレ
ベル信号としてユニット228のR3端子へつながれ、
そこからハイレベルMER(OUT)信号としてカップ
ラー母線38へつながれている。
受信されたこのローレベルTLMER−信号は、ハイレ
ベル信号としてユニット228のR3端子へつながれ、
そこからハイレベルMER(OUT)信号としてカップ
ラー母線38へつながれている。
四番こ第3図に於てこの信号は従カップラー34により
ハイレベ/l/MER(IN)信号として受信され、そ
れは従カップラー34のTMB信号がハイとなる時AN
Dゲート226によりゲートされるANDゲート226
からのこのハイレベル出力はユニット228を経てつな
がれ、通信母線22のTLMER−回線を口とし主装置
14ζこ従装置28に読み取りエラーが発生した事を表
示する。
ハイレベ/l/MER(IN)信号として受信され、そ
れは従カップラー34のTMB信号がハイとなる時AN
Dゲート226によりゲートされるANDゲート226
からのこのハイレベル出力はユニット228を経てつな
がれ、通信母線22のTLMER−回線を口とし主装置
14ζこ従装置28に読み取りエラーが発生した事を表
示する。
通信母線信号TLPRES−は通常ハイ信号であり、通
常の停止やAC電源切れによりいずれかのDC電源電圧
が切れ始める少くとも10ミリ秒前にローとなる。
常の停止やAC電源切れによりいずれかのDC電源電圧
が切れ始める少くとも10ミリ秒前にローとなる。
TLPRES−は電源供給により発生される。
信号は電源故障中及び故障後、1オーム以下の接地経路
を保つ。
を保つ。
AC電源のターンオン中は、全てのDC電源電圧が安定
化する迄TLP−RES−は大地電圧のままである。
化する迄TLP−RES−は大地電圧のままである。
第2図で判る様ニ、ローレヘルTLPRES−信号によ
す回線168上にローレベル信号が発生しフリップフロ
ップ80.82.84をクリアする。
す回線168上にローレベル信号が発生しフリップフロ
ップ80.82.84をクリアする。
それ番こ続くフリップフロップ84のローQ出力もフリ
ップフロップ86をクリアする。
ップフロップ86をクリアする。
第3図を見るとローレベルTLPRES−信号により、
ハイレベル5TA−RT(OUT)−信号が発生する。
ハイレベル5TA−RT(OUT)−信号が発生する。
こうして置 −PRES−がローになると、影響を受け
るカップラ一端子は全てその通信母線にアクセスを得よ
うと試みる即ちそのカップラー母線を経て付随するカッ
プラーと通信しようとする事が判る。
るカップラ一端子は全てその通信母線にアクセスを得よ
うと試みる即ちそのカップラー母線を経て付随するカッ
プラーと通信しようとする事が判る。
カップラーの構造は又、その他の故障の影響を最小限に
するのに役立つ。
するのに役立つ。
例えばもしカップラーがたまたま付随するカップラー母
線から切り離されると、切り離されたカップラー及び他
端の付随するカップラー1こおいて、5TART (I
N )−人力を浮動したままにする。
線から切り離されると、切り離されたカップラー及び他
端の付随するカップラー1こおいて、5TART (I
N )−人力を浮動したままにする。
しかしながら、この場合5TART(IN)−人力は抵
抗72を経てカップラー自身内の正電圧供給V。
抗72を経てカップラー自身内の正電圧供給V。
oGこ接続されており、両カップラーともそれぞれの通
信母線へ誤ってアクセスを求める事を抑止する。
信母線へ誤ってアクセスを求める事を抑止する。
第3図においてTLWAIT−信号は通信母線上の通常
ハイ信号であり、母線上の他のすべての主装置に優先し
て通信母線にアクセスを求める時カップラーlこよりロ
ーにされうる。
ハイ信号であり、母線上の他のすべての主装置に優先し
て通信母線にアクセスを求める時カップラーlこよりロ
ーにされうる。
例えば第3図のWAITB信号がハイならば通信母線上
のTLWAIT−信号はローとなる。
のTLWAIT−信号はローとなる。
主装置のローTLWAIT−信号の影響を図解するため
、同一通信母線(こつなかれた他のカップラーがTLW
AIT−信号をローにしたと仮定しよう。
、同一通信母線(こつなかれた他のカップラーがTLW
AIT−信号をローにしたと仮定しよう。
すると第3図のカップラーのR2端子はハイとなる。
WAITB−信号は通常ハイなので、NANDゲート2
40の出力すなわちWAITA−信号はローである。
40の出力すなわちWAITA−信号はローである。
第5a図にもどると、ローレベルWAITA=はACC
ESS信号がNORゲート308の出力がロー(こなる
のを防いでいる事が解る。
ESS信号がNORゲート308の出力がロー(こなる
のを防いでいる事が解る。
従って通信母線駆動装置290292.294の使用可
能入力は、駆動端子上のアドレスを通信母線に接続する
事が出来ない。
能入力は、駆動端子上のアドレスを通信母線に接続する
事が出来ない。
ADREN信号はローのままである。
ADREN信号力3o−であると、通信母線上において
カップラーがTLGO−信号をロー!こ駆動する事が出
来ない。
カップラーがTLGO−信号をロー!こ駆動する事が出
来ない。
従って通信母線上にローレベルT LWA I T
@ 号が存在すると主装置やカップラーは母線を制御出
来ない事が判る。
@ 号が存在すると主装置やカップラーは母線を制御出
来ない事が判る。
第7図の波形限時ダイヤグラムは第4図に示したゆきず
まり解消回路の操作を理解するのに役立つ。
まり解消回路の操作を理解するのに役立つ。
この回路がかかわる行き詰まりはつながれた2回線の通
信母線上の主装置が反対の通信母線上の従装置と通信を
求める時に発生する。
信母線上の主装置が反対の通信母線上の従装置と通信を
求める時に発生する。
しかしながら他の主装置が反対側通信母線を制御してい
るので、どの主装置も反対側通信母線を経て通信する事
が出来ない。
るので、どの主装置も反対側通信母線を経て通信する事
が出来ない。
第4図の回路はこの困難を解消するのに役奈つ。
カップラー母線に接続されたカップラーの1つにおいて
第4図のINHWAIT端子は浮動されたままであり、
カップラー母線につながった他のカップラーにおいてI
NHWAIT 端子は接地されているので解消の性質は
あらかじめ定まる。
第4図のINHWAIT端子は浮動されたままであり、
カップラー母線につながった他のカップラーにおいてI
NHWAIT 端子は接地されているので解消の性質は
あらかじめ定まる。
こうして接地端子のあるカップラーは一コーレベルIN
HWAIT信号を有し、反対のカップラーはハイレベル
INHWAIT信号を有する。
HWAIT信号を有し、反対のカップラーはハイレベル
INHWAIT信号を有する。
第7図の波形ダイヤグラムにおいて破線上の波形は接地
カップラーに属し、破線下の波形は接地カップラーに属
する。
カップラーに属し、破線下の波形は接地カップラーに属
する。
時間1において接地カップラーに接続された通信母線上
のTLGO−信号はローとなり、接地カップラーにハイ
レベルGOA信号が生ずるものと仮定する。
のTLGO−信号はローとなり、接地カップラーにハイ
レベルGOA信号が生ずるものと仮定する。
少し遅れて時間2に、接地カップラーのs TART
(OUT )−信号はローとなる。
(OUT )−信号はローとなる。
これにより非接地カップラーの5TART(IN)信号
はハイとなる。
はハイとなる。
又時間1において非接地カップラーに接続された通信母
線上のTLGO−信号はローとなると仮定しよう。
線上のTLGO−信号はローとなると仮定しよう。
再び、少し遅れてほぼ時間2で非接地カップラーの5T
ART(OUT)信号はハイとなる。
ART(OUT)信号はハイとなる。
この点tこおいてWAI−TB−信号は通常のハイ状態
(こあるので、第5a図カラハイレベル5TART(O
UT肩号が非接地カップラーのADEN信号をハイ状態
へ切り換える事が判る。
(こあるので、第5a図カラハイレベル5TART(O
UT肩号が非接地カップラーのADEN信号をハイ状態
へ切り換える事が判る。
第4図(こ関して再び、ハイレベル5TART(IN)
信号はインバーター274により反転されたのちAND
ゲート276の入力端子4をローとする。
信号はインバーター274により反転されたのちAND
ゲート276の入力端子4をローとする。
ハイレベル5TART(IN)及び5TAFtT(OU
T)信号(こより発生したANDゲート250のハイ出
力はNANDゲ゛−1−258の1つの入力(こ直接接
続される。
T)信号(こより発生したANDゲート250のハイ出
力はNANDゲ゛−1−258の1つの入力(こ直接接
続される。
RC回路256による遅延時間後、NANDゲート25
8の他の入力もハイとなる。
8の他の入力もハイとなる。
これによりNANDゲート258はロー状態lこ変換し
、フリップフロップ262のクロック入力は正変換を行
う。
、フリップフロップ262のクロック入力は正変換を行
う。
そのカップラーtこおいてINHWAIT信号は常(こ
ローであり7フリツプフロツプ262のクロック端子は
常にハイであるので、接地カップラーではこのような変
換はおこらない。
ローであり7フリツプフロツプ262のクロック端子は
常にハイであるので、接地カップラーではこのような変
換はおこらない。
再び非接地カップラーに関し、正刻時パルスは時間3に
於てフリップフロップ262のQ出力即ちWAITB信
号をハイとする。
於てフリップフロップ262のQ出力即ちWAITB信
号をハイとする。
同時にWAITB−信号はロー状態に切り換る。
RC回路266による遅延時間後、WAITD−信号も
時間4に於てロー状態lこ切り換る。
時間4に於てロー状態lこ切り換る。
第5a図をちょっと見ると、ローレベルWA I T
B−信号によりADEN信号はロー状態に戻る。
B−信号によりADEN信号はロー状態に戻る。
第3図に於てハイレベルWAI−TB信号はユニット2
28を経てつながれており、非接地カップラーにつなが
れた通信母線上にローレベルTLVVAIT−信号を出
す。
28を経てつながれており、非接地カップラーにつなが
れた通信母線上にローレベルTLVVAIT−信号を出
す。
ハイレベルWAITB信号も、1ニツト228のR2端
子をハイ状態にする。
子をハイ状態にする。
回線238上に現われるこのハイレベル信号は、第7図
に於けるWAITA信号である。
に於けるWAITA信号である。
しかしながらこの場合、非接地カップラーはローレベル
WLWAIT−信号の始動装置であるので、ロー「勺し
WA I T B−信号tこよりWAITA−信号はハ
イのままにとどまる事が出来る。
WLWAIT−信号の始動装置であるので、ロー「勺し
WA I T B−信号tこよりWAITA−信号はハ
イのままにとどまる事が出来る。
非接地カップラー(こ接続された通信母線上のTLGO
−信号のロー状態は、その母線上の主装置により生じた
ものである事が思い出される。
−信号のロー状態は、その母線上の主装置により生じた
ものである事が思い出される。
しかしながら時間3に於て、その母線上のローレベルT
LWAIT−信号により主装置は゛rLG0−信号を解
除してハイ状態となる。
LWAIT−信号により主装置は゛rLG0−信号を解
除してハイ状態となる。
その結果、非接地カップラー内のGOA信号はローとな
り非接地カップラー内の5TART(OUT)信号もロ
ーとなる。
り非接地カップラー内の5TART(OUT)信号もロ
ーとなる。
\
再び第5a図に関し、時間4cこ於けるWAITD−信
号の負変換によりADREN信号はハイとなる。
号の負変換によりADREN信号はハイとなる。
そこで第2図に於て、5TART(IN)信号はハイ状
態【こある為、このハイレベルADREN信号により非
接地カップラーに接続された通信母線上のTLGO−信
号はローとなる。
態【こある為、このハイレベルADREN信号により非
接地カップラーに接続された通信母線上のTLGO−信
号はローとなる。
しかしながらこの点に於て、TLGO−信号は非接地カ
ップラーの制御下にあるものの元々それは通信母線上の
主装置の制御下にあったものである事に注意して欲しい
。
ップラーの制御下にあるものの元々それは通信母線上の
主装置の制御下にあったものである事に注意して欲しい
。
このローレベルT L GO−信号によす、非接地カッ
プラーに接続された通信母線上の従装置のいくつかはデ
ータ転送を始動する。
プラーに接続された通信母線上の従装置のいくつかはデ
ータ転送を始動する。
データ転送完了後、従装置は通信母線のTLTM−回線
をローとする。
をローとする。
その結果時間5に於て非接地カップラー内にハ、イレベ
ルTMA信号が発生する。
ルTMA信号が発生する。
これ【こよりANDゲート276のピン5人力はローと
なる。
なる。
第2図のNANDゲート152を経て操作しているハイ
レベルTMA信号も又COMP(OUT)−信号をハイ
からロー・へ変換させる。
レベルTMA信号も又COMP(OUT)−信号をハイ
からロー・へ変換させる。
従って時間51こ於て接地カップラー内のCOMP(I
N)−信号はローとなり、RC回路214による遅延時
間後フリップフロップ220のクロック入力に於て正変
換を起す。
N)−信号はローとなり、RC回路214による遅延時
間後フリップフロップ220のクロック入力に於て正変
換を起す。
これにより時間6(こ於て、接地カップラーのTMB信
号はハイとなる。
号はハイとなる。
このハイレベルTMB信号は第2図のユニット70を経
てつながれ、接地カップラーに付随する通信母線上にロ
ーレベルTLTM−信号を出す。
てつながれ、接地カップラーに付随する通信母線上にロ
ーレベルTLTM−信号を出す。
これはその通信母線を制御している主装置に、接地カッ
プラーがそのデータ転送を完了した事を知らせる。
プラーがそのデータ転送を完了した事を知らせる。
従ってその主装置はTLGO−信号を解除してハイ状態
とし、接地カップラーのGOA信号をローとする。
とし、接地カップラーのGOA信号をローとする。
第3図のこのローレベルGOA信号はフリップフロップ
196,222,220の各々をクリアし、時間8(こ
於て5TART(OUT)−信号をハイとしてTMB信
号をローとする。
196,222,220の各々をクリアし、時間8(こ
於て5TART(OUT)−信号をハイとしてTMB信
号をローとする。
同時1こ非接地カップラーの5TART(IN)信号も
ローとなる。
ローとなる。
それlこよりANDゲート276のピン4に於ける信号
はハイ状態に切り換る。
はハイ状態に切り換る。
又第2図のNANDゲート154を経て操作しているロ
ーレベル5TART(IN)信号も、非接地カップラー
(こつながる通信母線上でTLGO−信号を7)イとす
る。
ーレベル5TART(IN)信号も、非接地カップラー
(こつながる通信母線上でTLGO−信号を7)イとす
る。
その結果この通信母線上の従装置はTLTM−信号を解
除してハイ状態となり、時間9に於て非接地カップラー
のTMA信号をローに切り換える。
除してハイ状態となり、時間9に於て非接地カップラー
のTMA信号をローに切り換える。
第2図のNANDゲート152を経たローレベルTMA
信号はCOMP(OUT)−信号を解除してハイ状態と
なり、操作の次のサイクルに備える。
信号はCOMP(OUT)−信号を解除してハイ状態と
なり、操作の次のサイクルに備える。
同時に第4図のNANDy−ト278を経て操作してい
るローレベルTMA信号は、ANDゲート276のピン
5人力をハイとする。
るローレベルTMA信号は、ANDゲート276のピン
5人力をハイとする。
時間9に於てANDゲート276の両入力共ハイである
為、ここでその出力はハイとなる事が判る。
為、ここでその出力はハイとなる事が判る。
この時点に於て第4図のWAITB信号はまたハイであ
る為、NANDゲート270の出力゛はローに切り換る
。
る為、NANDゲート270の出力゛はローに切り換る
。
これによりANDゲート272の出力はロ一番こ切り換
り、フリップフロップ262はクリアされる。
り、フリップフロップ262はクリアされる。
WAI−TB倍信号ローとなるがWAITB−及びWA
ITD−信号はいずれもハイとなる。
ITD−信号はいずれもハイとなる。
WAITB信号がロー状態にあると回線238上に現わ
れるWAITA信号はロー状態に戻る事が出来る。
れるWAITA信号はロー状態に戻る事が出来る。
第2図に於て時間9(こ於けるTMA信号の負変換によ
り、フリップフロップ86のクロック入力もこの時間に
ハイに切り換る。
り、フリップフロップ86のクロック入力もこの時間に
ハイに切り換る。
これによりフリップフロップ86のQ出力はローに切り
換り、フリップフロップ84のアクセスをクリアする。
換り、フリップフロップ84のアクセスをクリアする。
最後に第5a図に於て、WAITD−信号は今ハイであ
りアクセス信号はローであるので、ADREN信号はロ
ーに切り換る。
りアクセス信号はローであるので、ADREN信号はロ
ーに切り換る。
この時点に於てカップラーは遊び状態(こあ°つて、主
装置による次のアクセスを待機している。
装置による次のアクセスを待機している。
第2図の実施例に於て、RC回路112は330オーム
の抵抗と750PFの容量を有する。
の抵抗と750PFの容量を有する。
RC回路138は51オームの抵抗と470PFの容量
を有する。
を有する。
RC回路146は3,000 オームの抵抗とQ、0
047μFの容量を有する。
047μFの容量を有する。
第3図のRC回路186は330オームの抵抗と390
PFの容量を有する。
PFの容量を有する。
RC回路214は330オームの抵抗と220PFの容
量を有する。
量を有する。
第4図のRC回路256は330オームの抵抗と680
PFの容量を有する。
PFの容量を有する。
RC回路266は330オームの抵抗と750PFの容
量を有する。
量を有する。
本発明はデータが全て16ビツト長のワードで表わされ
アドレスは20ビツト長のワードで表わされているシス
テムについて公開されたが、通信母線のビット補数はフ
ォーマットの異なるシステム及び操作に適応する様伸縮
出来る事は容易に判っていただけると思う。
アドレスは20ビツト長のワードで表わされているシス
テムについて公開されたが、通信母線のビット補数はフ
ォーマットの異なるシステム及び操作に適応する様伸縮
出来る事は容易に判っていただけると思う。
こうして本例はこの様な他のシステムの代表として示さ
れたものである。
れたものである。
更にカップラーは受は入れられるアドレスの1ブロツク
を有するものとして公開されたが、このブロックは第5
a、5b図の構造の上下限により定義される。
を有するものとして公開されたが、このブロックは第5
a、5b図の構造の上下限により定義される。
複数個の受は入れられるアドレスブロックを得る為の1
つのカップラー内の多重上下限構造を提供する事も本発
明の意図する所である。
つのカップラー内の多重上下限構造を提供する事も本発
明の意図する所である。
以上の様に本発明においては、一方の通信母線上の主装
置が他方の通信母線に接続された従装置と直接通信出来
るため、主、従装置間で広く情報交換ができ極めて効果
的にデータ処理を行うことができる。
置が他方の通信母線に接続された従装置と直接通信出来
るため、主、従装置間で広く情報交換ができ極めて効果
的にデータ処理を行うことができる。
更fこ、二つの通信母線にそれぞれが接続された二つの
主装置が同時に他の通信母線上の従装置にアクセスを求
めるときの行き詰まりを解消することができるものであ
る。
主装置が同時に他の通信母線上の従装置にアクセスを求
めるときの行き詰まりを解消することができるものであ
る。
1実施例について本発明を説明したが、技術に習熟した
人にはこれがいろんな変更をおのずから示さしている事
が判るであろうし、その様な変更も添付特許請求の範囲
に入るものとする。
人にはこれがいろんな変更をおのずから示さしている事
が判るであろうし、その様な変更も添付特許請求の範囲
に入るものとする。
第1a図及び第1b図は本発明を概念的に図解したもの
である。 第2図はカップラーのアクセス制御論理を示す概略図で
ある。 第3図はカップラーのその他の制御論理回路を示す概略
図である。 第4図はカップラーの行き詰り解消論理の概略図である
。 第5a図及び第5b図はアドレス転送回路を示す。 第6図はデータ転送回路を示す。第7図は行き詰り解消
論理の限時ダイアグラムである。 参照番号の説明、10,12,50.51゜52.53
.54.55・・・・・・多重プロセッサ、14.16
,24.26・・・・・・主装置、1B、20゜28.
30・・・・・・従装置、22.32・・曲通信母線、
34.36・・・・・・カップラー、38・・・・・・
カップラー母線、60,61.62・・・・・・カップ
ラーリンク、70.228,290,292,294,
368・・・・・受信/駆動ユニット、72,88,1
00゜156.164,200.206・・曲抵抗、7
4゜90.98,102,104,120,122゜1
28.130,132,140,150,158゜16
8.180,190,204,216,224゜230
.238.242,302.334,338゜374・
・・・・・回線、76.94,108,116゜118
.134,182,194,208,210゜212.
218,232,236,252,274゜350・・
・・・・インバータ、78,106,110゜144.
152,154,162,184,188゜192.1
98,240.254,258,260゜264.26
8.270.278.304,342゜346・・・・
・・NANDゲート、 80,82,84゜86.14
8,196,220,222,262・・・・・・フリ
ップフロップ、92.96,142゜160.166.
170,226,234,250゜272.276.3
44,348,380,382゜384.386・・・
・・・ANDゲート、 112・・・・・・RC遅延回
路、124,126,136,308゜340.376
.378・・・・・・NORゲート、138゜146.
186,256,266・・・・・・RC時定数回路、
202,214,230,244,306゜372・2
・・・・回線マツチング抵L29L298゜300.3
70・・・・・・ゲート、 310,312・・・・・
・マツチング抵抗バンク、314.316・・・・・・
加算器回路、318.328・・・・・・スイッチバン
ク、320.322.330.332・・・・・・抵抗
バンク、324.326・・・・・・ユニット、336
・・・・・・論理回路、360・・・・・・2方向給送
回路、362,364゜366・・・・・・破線矩形。
である。 第2図はカップラーのアクセス制御論理を示す概略図で
ある。 第3図はカップラーのその他の制御論理回路を示す概略
図である。 第4図はカップラーの行き詰り解消論理の概略図である
。 第5a図及び第5b図はアドレス転送回路を示す。 第6図はデータ転送回路を示す。第7図は行き詰り解消
論理の限時ダイアグラムである。 参照番号の説明、10,12,50.51゜52.53
.54.55・・・・・・多重プロセッサ、14.16
,24.26・・・・・・主装置、1B、20゜28.
30・・・・・・従装置、22.32・・曲通信母線、
34.36・・・・・・カップラー、38・・・・・・
カップラー母線、60,61.62・・・・・・カップ
ラーリンク、70.228,290,292,294,
368・・・・・受信/駆動ユニット、72,88,1
00゜156.164,200.206・・曲抵抗、7
4゜90.98,102,104,120,122゜1
28.130,132,140,150,158゜16
8.180,190,204,216,224゜230
.238.242,302.334,338゜374・
・・・・・回線、76.94,108,116゜118
.134,182,194,208,210゜212.
218,232,236,252,274゜350・・
・・・・インバータ、78,106,110゜144.
152,154,162,184,188゜192.1
98,240.254,258,260゜264.26
8.270.278.304,342゜346・・・・
・・NANDゲート、 80,82,84゜86.14
8,196,220,222,262・・・・・・フリ
ップフロップ、92.96,142゜160.166.
170,226,234,250゜272.276.3
44,348,380,382゜384.386・・・
・・・ANDゲート、 112・・・・・・RC遅延回
路、124,126,136,308゜340.376
.378・・・・・・NORゲート、138゜146.
186,256,266・・・・・・RC時定数回路、
202,214,230,244,306゜372・2
・・・・回線マツチング抵L29L298゜300.3
70・・・・・・ゲート、 310,312・・・・・
・マツチング抵抗バンク、314.316・・・・・・
加算器回路、318.328・・・・・・スイッチバン
ク、320.322.330.332・・・・・・抵抗
バンク、324.326・・・・・・ユニット、336
・・・・・・論理回路、360・・・・・・2方向給送
回路、362,364゜366・・・・・・破線矩形。
Claims (1)
- 【特許請求の範囲】 1 少なくとも二つの通信母線を備え、前記通信母線の
各々には一つの主装置と一つの従装置とが接続され、前
記主装置の各々はゴー信号とアドレスを供給する手段を
有し、前記通信母線の各々はそれに接続された主装置及
び従装置間の通信リンクであるような多重プロセッサ間
の通信システムにおいて、前記通信母線の各々において
それに接続された主装置と従装置とは直接接続され、前
記通信システムは更に前記二つの通信母線間に通信リン
クを提供するためのカップラー装置を備え、前記カップ
ラー装置は、 前記中なくとも2つの通信母線間に接続された論理回路
であって、第1の通信母線に接続された主装置からのゴ
ー信号とアドレスに応答して該論理回路に接続された第
2の通信母線上の一つの従装置にアクセスを行い、かつ
前記第1通信母線上の従装置として機能すると共に前記
第2通信母線上の主装置として機能する前記論理回路と
、アドレス比較手段を有し、該アドレス比較手段により
前記第1通信母線上の主装置からのアドレスを比較しそ
の所定の破格結果によりアクセスが要求されると前記第
2通信母線に該アドレスを結合するアドレス転送回路ト
、 前記第1通信母線上の主装置と、アドレスが前記第1通
信母線上の前記主装置のアドレスの補数内であるような
前記第2通信母線上の従装置との間でデータ語を伝送す
るためのデータ転送回路と、前記第1、第2通信母線上
の複数の主装置がほぼ同時に前記カップラー装置を介し
て通信を行おうとするときに応答する手段であって、前
記通信母線の一方へのアクセスに応答し、その通信母線
へのアクセスを既に有する主装置を除いて、他方の通信
母線へのアクセスを有する主装置の制御の下で前記カッ
プラー装置を介してデータ転送を許す手段、とを有する
ことを特徴とする多重プロセッサ間の通信システム。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US62231875A | 1975-10-14 | 1975-10-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5248940A JPS5248940A (en) | 1977-04-19 |
JPS5831618B2 true JPS5831618B2 (ja) | 1983-07-07 |
Family
ID=24493746
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51122721A Expired JPS5831618B2 (ja) | 1975-10-14 | 1976-10-13 | 多重プロセッサ間の通信システム |
Country Status (6)
Country | Link |
---|---|
JP (1) | JPS5831618B2 (ja) |
CA (1) | CA1080318A (ja) |
DD (1) | DD127712A5 (ja) |
DE (1) | DE2645341A1 (ja) |
FR (1) | FR2328248A1 (ja) |
GB (1) | GB1567314A (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5427745A (en) * | 1977-08-03 | 1979-03-02 | Toshiba Corp | Addressing system of composite computer system |
JPS581449B2 (ja) * | 1977-08-03 | 1983-01-11 | 株式会社東芝 | 計算機複合システム |
JPS5427748A (en) * | 1977-08-03 | 1979-03-02 | Toshiba Corp | Bus control system of composite computer system |
JPS5427746A (en) * | 1977-08-03 | 1979-03-02 | Toshiba Corp | Bus control system of composite computer system |
JPS5427747A (en) * | 1977-08-03 | 1979-03-02 | Toshiba Corp | Interruption system of composite computer system |
DD142135A3 (de) * | 1978-05-03 | 1980-06-11 | Wolfgang Henzler | Mehrrechnerkopplung |
GB2023314B (en) * | 1978-06-15 | 1982-10-06 | Ibm | Digital data processing systems |
JPS5533214A (en) * | 1978-08-31 | 1980-03-08 | Oki Electric Ind Co Ltd | Information processing system |
DE2943564A1 (de) * | 1978-10-31 | 1980-06-04 | Honeywell Inf Systems | Intersystem dialogverbindung |
DE2915398A1 (de) * | 1979-04-14 | 1980-10-30 | Bbc Brown Boveri & Cie | Optoelektronisches mess- und sensorsystem |
IT1194131B (it) * | 1981-12-23 | 1988-09-14 | Italtel Spa | Disposizione circuitale atta a collegare una pluralita' di coppie di elaboratori ad un ulteriore coppia di elaboratori di gerarchia superiore |
US4626634A (en) * | 1982-09-30 | 1986-12-02 | At&T Bell Laboratories | Multiprocessor computing system featuring shared global control |
JPS6113379A (ja) * | 1984-06-28 | 1986-01-21 | Fujitsu Ltd | 画像処理装置 |
US7617008B2 (en) | 2006-07-25 | 2009-11-10 | Kabushiki Kaisha Toshiba | Managing method for determining master-slave relationship in information processor system |
DE102006034767B4 (de) * | 2006-07-27 | 2010-10-07 | Kabushiki Kaisha Toshiba | Organisationsverfahren für ein Informationsprozessorsystem |
Citations (3)
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JPS4921571A (ja) * | 1972-04-28 | 1974-02-26 | ||
JPS50107837A (ja) * | 1974-01-30 | 1975-08-25 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2036350A5 (ja) * | 1969-03-12 | 1970-12-24 | Commissariat Energie Atomique | |
US3886524A (en) * | 1973-10-18 | 1975-05-27 | Texas Instruments Inc | Asynchronous communication bus |
US3940743A (en) * | 1973-11-05 | 1976-02-24 | Digital Equipment Corporation | Interconnecting unit for independently operable data processing systems |
-
1976
- 1976-09-20 CA CA261,589A patent/CA1080318A/en not_active Expired
- 1976-10-07 DE DE19762645341 patent/DE2645341A1/de active Granted
- 1976-10-11 GB GB4212176A patent/GB1567314A/en not_active Expired
- 1976-10-12 FR FR7630564A patent/FR2328248A1/fr active Granted
- 1976-10-12 DD DD19523376A patent/DD127712A5/xx unknown
- 1976-10-13 JP JP51122721A patent/JPS5831618B2/ja not_active Expired
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3510844A (en) * | 1966-07-27 | 1970-05-05 | Gen Electric | Interprocessing multicomputer systems |
JPS4921571A (ja) * | 1972-04-28 | 1974-02-26 | ||
JPS50107837A (ja) * | 1974-01-30 | 1975-08-25 |
Also Published As
Publication number | Publication date |
---|---|
FR2328248B1 (ja) | 1983-01-07 |
GB1567314A (en) | 1980-05-14 |
DE2645341C2 (ja) | 1988-03-10 |
JPS5248940A (en) | 1977-04-19 |
FR2328248A1 (fr) | 1977-05-13 |
DD127712A5 (de) | 1977-10-12 |
CA1080318A (en) | 1980-06-24 |
DE2645341A1 (de) | 1977-04-28 |
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