JPS60178561A - 標準デイジタル・インタ−フエイス装置 - Google Patents
標準デイジタル・インタ−フエイス装置Info
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- JPS60178561A JPS60178561A JP59034951A JP3495184A JPS60178561A JP S60178561 A JPS60178561 A JP S60178561A JP 59034951 A JP59034951 A JP 59034951A JP 3495184 A JP3495184 A JP 3495184A JP S60178561 A JPS60178561 A JP S60178561A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く劫術分野〉
１９７８等で規定された標準ディジタル・インターフェ
イス（ＧＢＩＢと呼ばれる）に適合する標準ディジタル
・インターフェイス装置に関するものである。
イス（ＧＢＩＢと呼ばれる）に適合する標準ディジタル
・インターフェイス装置に関するものである。
〈従来技術〉
ＩＥＥＥ ｓｔｄ、４８８−１９７５．１９７８等で示
される標準ディジクル・インターフェイスのソース・ハ
ンドシェイクおよびアクセプタ・ハンドシェイクサイク
ルは、ハンドシェイク信号ｉ。
される標準ディジクル・インターフェイスのソース・ハ
ンドシェイクおよびアクセプタ・ハンドシェイクサイク
ルは、ハンドシェイク信号ｉ。
を逐次読み出し、あるいは信りを制御しながらシーケン
スに進む形になっている。（参考文献、例えば昭和５３
年１り月初版発行、自動計測技術研究組合、「計測用イ
ンターフェイスに関する研究報告」）。
スに進む形になっている。（参考文献、例えば昭和５３
年１り月初版発行、自動計測技術研究組合、「計測用イ
ンターフェイスに関する研究報告」）。
ところで、バス線に接続されている装置が故障または電
源が投入されなかった場合、例としてアクセプタ・ハン
ドシェイクを例に挙げると、リスナはＮＲＦＤ信号をＨ
ｉ ｇｈ にセットして、トーカ側が上記のような状況
にあって、ＤＡＶ信号がｉレタＷ にならないという状
態で、それを待つル−プを循環し続ける。この条件では
、どこも誤動作していないのでエラーは発生せず、シス
テムは停止したようにみえ、動作不能となる。
源が投入されなかった場合、例としてアクセプタ・ハン
ドシェイクを例に挙げると、リスナはＮＲＦＤ信号をＨ
ｉ ｇｈ にセットして、トーカ側が上記のような状況
にあって、ＤＡＶ信号がｉレタＷ にならないという状
態で、それを待つル−プを循環し続ける。この条件では
、どこも誤動作していないのでエラーは発生せず、シス
テムは停止したようにみえ、動作不能となる。
対策法としては、
・マスタＣＰＵのドライバ・プログラムのなかで、ＢＩ
（１バイト受信した）又はＢＯ（１バイト送′信した）
を待つ部分をソフト的に数をかぞえるようにし、設定し
た回数に達したらノ１ンドシエイクが完了しなかったと
みなし、このドライバ・プログラムから抜ける。
（１バイト受信した）又はＢＯ（１バイト送′信した）
を待つ部分をソフト的に数をかぞえるようにし、設定し
た回数に達したらノ１ンドシエイクが完了しなかったと
みなし、このドライバ・プログラムから抜ける。
などの方法が取られている。しかし、これはマスタＣＰ
Ｕの負担を増大し好ましくない。
Ｕの負担を増大し好ましくない。
〈発明の目的〉
本発嬰は、標準ディジタル・インターフェイスのコント
ローラ、トーカおよびリスナの８つの機能を実行するデ
バイスであって、このデバイスにハンドシェイクを行な
うためのＩ１０ポートとタイム・アウトの時間を設定す
るタイマとを内蔵し、デバイスにおけるおのおの機能の
ソース・ノ１ンド４．ψ榛イクまたはアクセプタ・ノ＼
ンドシエイクの開始でタイマ機能をスタートさせ、その
・・ンドシェイク処理時間があらかじめ設定しておいた
タイマの値を越えると、ノーンドシェイクが完了しなか
ったことを本デバイス外の装置に示すことかできる標準
ディジタル・インターフェイス装置を提供するものであ
る。
ローラ、トーカおよびリスナの８つの機能を実行するデ
バイスであって、このデバイスにハンドシェイクを行な
うためのＩ１０ポートとタイム・アウトの時間を設定す
るタイマとを内蔵し、デバイスにおけるおのおの機能の
ソース・ノ１ンド４．ψ榛イクまたはアクセプタ・ノ＼
ンドシエイクの開始でタイマ機能をスタートさせ、その
・・ンドシェイク処理時間があらかじめ設定しておいた
タイマの値を越えると、ノーンドシェイクが完了しなか
ったことを本デバイス外の装置に示すことかできる標準
ディジタル・インターフェイス装置を提供するものであ
る。
〈実施例〉
以下図面に従って本発明の一実施例を説明する。
（Ｆ’１図は本発明の一実施例を示す標準ディジタル・
インターフェイス装置のシステム構成図である。
インターフェイス装置のシステム構成図である。
制御素子１は、本発明に”係るＩＥＥＥ ｓｔｄ。
３８８−１９７５．１９７８等の標準ディジタル・イン
ターフェイスのメツセージのコーディング、およびイン
ターフェイス機能を実現するだめのプロ書ツサとして構
成されたものであり、他のデバイスと同様入出力素子の
形態で供給される。ここでは第２図に示されるように、
ハンドシェイクの制御を行なうＩ１０ボートとタイム・
アウトの時間設定を行なうタイマとを内蔵したＩチップ
・マイクロコンピュータを用いている。
ターフェイスのメツセージのコーディング、およびイン
ターフェイス機能を実現するだめのプロ書ツサとして構
成されたものであり、他のデバイスと同様入出力素子の
形態で供給される。ここでは第２図に示されるように、
ハンドシェイクの制御を行なうＩ１０ボートとタイム・
アウトの時間設定を行なうタイマとを内蔵したＩチップ
・マイクロコンピュータを用いている。
この制御素子ＩＫマスタＣＰＵ２と専用）（ス・トラン
シーバ３，４が接続され、さらに専用）（ス・ドライバ
ー３，４を介して標準ディジタル・インターフェイスの
バス円線に接続される。
シーバ３，４が接続され、さらに専用）（ス・ドライバ
ー３，４を介して標準ディジタル・インターフェイスの
バス円線に接続される。
第２図を参照して制御素子１の詳細を説明する。
＃−）ＰＡは、バイト単位で入出力を設定し、標準ディ
ジタル・インターフェイスのデータ・ノくス信号ＤＩＯ
Ｉ−ＤＩＯ８の入力又は出力を行なう。ボー）ＰＢは、
ビット単位で入出力を設定し、標準ディジタル・インタ
ーフェイスの３線ノ１ンドシ工イク信号およびバス管理
信号の入出力を行なう。またボートＰＣは、バ・ス・ト
ランシーバの入出力方向およびノ・ンドシェイク信号線
の制御を行なうための出力ポートである。
ジタル・インターフェイスのデータ・ノくス信号ＤＩＯ
Ｉ−ＤＩＯ８の入力又は出力を行なう。ボー）ＰＢは、
ビット単位で入出力を設定し、標準ディジタル・インタ
ーフェイスの３線ノ１ンドシ工イク信号およびバス管理
信号の入出力を行なう。またボートＰＣは、バ・ス・ト
ランシーバの入出力方向およびノ・ンドシェイク信号線
の制御を行なうための出力ポートである。
タイマＴＭは、ソース・ノｈンドシエイクまたはアクセ
プタ・ハンドシェイクでタイム・アウト機能を実現する
だめのものである。メモリＭは、標準ディジタル・イン
ターフェイスのインターフェイス機能の実現、ボー）Ｐ
Ａから入力してきたメツセージのコーディングなどを行
なうプログラムを格納するＲＯＭと、プログラムの実行
に必要な一時記憶用のＲＡＭとを有してなる。内部演算
制御回路ＡＬは、図示しないか論理演算ユニ、ト（ＡＬ
Ｕ）、本制御素子自身のプログラムを格絡するＲＯＭ、
一時記憶用のＲＡＭおよび各種制御のためのフラグ用レ
ジスタを備えている。
プタ・ハンドシェイクでタイム・アウト機能を実現する
だめのものである。メモリＭは、標準ディジタル・イン
ターフェイスのインターフェイス機能の実現、ボー）Ｐ
Ａから入力してきたメツセージのコーディングなどを行
なうプログラムを格納するＲＯＭと、プログラムの実行
に必要な一時記憶用のＲＡＭとを有してなる。内部演算
制御回路ＡＬは、図示しないか論理演算ユニ、ト（ＡＬ
Ｕ）、本制御素子自身のプログラムを格絡するＲＯＭ、
一時記憶用のＲＡＭおよび各種制御のためのフラグ用レ
ジスタを備えている。
インターフェイス回路ＩＮは、マスタＣＰＵ２との間で
情報を相互に交換するだめに用いられる。
情報を相互に交換するだめに用いられる。
データ・バスインターフェイス、バス・タイミング発生
・制御９割り込み制御回路を含む。
・制御９割り込み制御回路を含む。
第３図は専用バス・トランシーバ３．４部を詳細（で示
す回路構成図である。
す回路構成図である。
制御素子ｌの入出力ポートＡは、バイト単位で入出力を
決定し、バス・トランシーバ３を介しインターフェイス
・バス円線のｆ−タ・バス線ＤＩＯＬ〜ＤＩＯ８に接続
される。この入出カポ−）Ａをアクセスすることにより
、標準ディジタ制御素子１の入出カポ−）Ｂは、ビット
単位で入出力が決定でき、バス・トランシーバ４を介し
、インターフェイス・バス円線の３線ハンドシエイク信
ぢ°線ＤＡＶ、ＮＲＦＤ、ＮＤＡＣおよびハス管理信９
線ＩＦＣ，ＡＴＮ、ＳＲＱ、ＲＥＮ。
決定し、バス・トランシーバ３を介しインターフェイス
・バス円線のｆ−タ・バス線ＤＩＯＬ〜ＤＩＯ８に接続
される。この入出カポ−）Ａをアクセスすることにより
、標準ディジタ制御素子１の入出カポ−）Ｂは、ビット
単位で入出力が決定でき、バス・トランシーバ４を介し
、インターフェイス・バス円線の３線ハンドシエイク信
ぢ°線ＤＡＶ、ＮＲＦＤ、ＮＤＡＣおよびハス管理信９
線ＩＦＣ，ＡＴＮ、ＳＲＱ、ＲＥＮ。
ＥＯＩに接続すれる。バス・トランシーバ４には、スレ
′−プ・モードかマスク・モードかの切り換えを行なう
ためのＤＣ端子もあるか、本例ではスレーブ・モード、
に限っているので、詳細な説明は省略する。
′−プ・モードかマスク・モードかの切り換えを行なう
ためのＤＣ端子もあるか、本例ではスレーブ・モード、
に限っているので、詳細な説明は省略する。
標準ディジタル・インターフェイスでは、３線ハンドシ
工イク信号線のＮＲＦＤ、ＮＤＡＣとバス管理信号線の
ＳＲＱはワイヤードＯＲ形式となっているので、入出力
ポートＢに接続されている・バス・トランシーバ４の対
応素子部はそれぞれオープン・コレクタになっている。
工イク信号線のＮＲＦＤ、ＮＤＡＣとバス管理信号線の
ＳＲＱはワイヤードＯＲ形式となっているので、入出力
ポートＢに接続されている・バス・トランシーバ４の対
応素子部はそれぞれオープン・コレクタになっている。
第３図の回路構成例において、専用バス・ドライバ４の
ＯＣはオープン・コレクタ出力、３Ｓはスリー・ステー
タス出力であることを示して因る。また、各バス・トラ
ンシーバ３，４において、Ｄはドライバ・アンプ、Ｒは
レシーバアンプである。
ＯＣはオープン・コレクタ出力、３Ｓはスリー・ステー
タス出力であることを示して因る。また、各バス・トラ
ンシーバ３，４において、Ｄはドライバ・アンプ、Ｒは
レシーバアンプである。
制御素子ｌの出力ボートＣはＴＥ端子、 Ｃ０ＮＴ端子
を備えてなり、バス・トランシーバ３，４の入出力方向
を決定する方向選択信号線５と、後に述べる制御素子ｌ
がＡＴＮ信号入力に対しての応答速度を補償するだめの
制御線６を接続している。
を備えてなり、バス・トランシーバ３，４の入出力方向
を決定する方向選択信号線５と、後に述べる制御素子ｌ
がＡＴＮ信号入力に対しての応答速度を補償するだめの
制御線６を接続している。
’ｒ Ｅ（；ｇ’８がＨｉｇｈ であれば、バス・トラ
ンシーバ３は出力方向と々る。３線ハンドシエイク信り
線、バス管理信り線が接続されるバス・トランシーバ４
はソース・ハンドシェイクが実行できる方向となる。逆
に、ＴＥ倍信号Ｌｏｗ であれば、バス・トランシーバ
３は入力方向となり、もう一つのバス・トランシーバ４
はアクセプタ・ハンドシェイクが実行できる方向となる
。
ンシーバ３は出力方向と々る。３線ハンドシエイク信り
線、バス管理信り線が接続されるバス・トランシーバ４
はソース・ハンドシェイクが実行できる方向となる。逆
に、ＴＥ倍信号Ｌｏｗ であれば、バス・トランシーバ
３は入力方向となり、もう一つのバス・トランシーバ４
はアクセプタ・ハンドシェイクが実行できる方向となる
。
いる。
ここで理解を容易にするため、
ＤＡＶ信号 ： Ｄａｔａ Ｖａｌｉｄ、データの有効
性を示す信号、 ＮＲＦＤ信’ｊ３：Ｎｏｔ ＲｅａｄｙＦｏｒ Ｄａｔ
ａ。
性を示す信号、 ＮＲＦＤ信’ｊ３：Ｎｏｔ ＲｅａｄｙＦｏｒ Ｄａｔ
ａ。
受信準備完了信ち、
ＮＤＡＣ信号： Ｎｏｔ Ｄａｔａ Ａｃｃｅｐｔｅｄ
。
。
受信完了信号、
捷だ、
ＡＴＮ信９ ：Ａｔｔｅｒｒ目ｏｎ、データ・バス信号
線ＤＩＯＩ−ＤＩＯｇ上に乗って いるデータか、インターフェイス の内部通信の情報であるか、デー タであるかを区別する信す、 ＡＴＮ＝”ＬＯＷ” のとき内部通−１ｇ情報（コマン
ド・モードと呼ばれ る） Ａ Ｔ Ｎ ＝ ”Ｈｉ ｇｈ” のときデータ（デー
タ・モードと呼ばれる） である。その他も、標準ディジクル・インターフェイス
として規格されたとおりであるか、ハンドシェイク動作
には直接開本しないので省略する。
線ＤＩＯＩ−ＤＩＯｇ上に乗って いるデータか、インターフェイス の内部通信の情報であるか、デー タであるかを区別する信す、 ＡＴＮ＝”ＬＯＷ” のとき内部通−１ｇ情報（コマン
ド・モードと呼ばれ る） Ａ Ｔ Ｎ ＝ ”Ｈｉ ｇｈ” のときデータ（デー
タ・モードと呼ばれる） である。その他も、標準ディジクル・インターフェイス
として規格されたとおりであるか、ハンドシェイク動作
には直接開本しないので省略する。
第４図■（Ｂ）は、Ｉ１０ボートを具備し、タイマ機能
を内部した１チツプ・マイクロコンピュータ（制御系子
Ｉ）を用すて、標準ディジタル・インターフェイスのソ
ース・ハンドシェイク捷たはアクセプタ・ハンドシェイ
クにおいて、タイム・アウト機能を実現した場合のフロ
ーチャートである。
を内部した１チツプ・マイクロコンピュータ（制御系子
Ｉ）を用すて、標準ディジタル・インターフェイスのソ
ース・ハンドシェイク捷たはアクセプタ・ハンドシェイ
クにおいて、タイム・アウト機能を実現した場合のフロ
ーチャートである。
第４図（ロ）を参照してソース・ハンドシェイク時の動
作を説明する。
作を説明する。
ｎ、は、制御素子ｌのボー）Ａ、Ｂ、Ｃの入出力方向を
、ソース・ハンド・シェイクが実行できる状態に設定す
る。そして出力方向にした出力線に所定の信リレベル（
ＨｉｇｈまたはＬ’ｏｗ） を設定する。ｎ２は、バス
・トランシーバ３，４の入出力方向を決定するステップ
で、ここではノース・ハンドシェイクを実行するのでＴ
Ｅ倍信号Ｈｉ ｇｈに設定する。
、ソース・ハンド・シェイクが実行できる状態に設定す
る。そして出力方向にした出力線に所定の信リレベル（
ＨｉｇｈまたはＬ’ｏｗ） を設定する。ｎ２は、バス
・トランシーバ３，４の入出力方向を決定するステップ
で、ここではノース・ハンドシェイクを実行するのでＴ
Ｅ倍信号Ｈｉ ｇｈに設定する。
ｎ３は、ＡＴＮ入力信号の変化に対して強制的ＫＮＲＦ
Ｄ信号線をＬｏｗに抑えられるように設けた制御線６Ｖ
：、対処するものであり、コントローラ機能でソース・
ハンド／エイフを実行しているＣＯＮＴ信号をＨｉ ｇ
ｈに設定する。
Ｄ信号線をＬｏｗに抑えられるように設けた制御線６Ｖ
：、対処するものであり、コントローラ機能でソース・
ハンド／エイフを実行しているＣＯＮＴ信号をＨｉ ｇ
ｈに設定する。
さて、ＡＴＮ入力信号の変化に対する各ファンクション
の応答時間ｔ２は、ＩＥ、ＥＥ ｓｔｄ。
の応答時間ｔ２は、ＩＥ、ＥＥ ｓｔｄ。
４８８−１９７５．１９７８等で規格化されている。こ
の部分かマイクロコンピュータを使用してＡＴＮ入力信
号を解読し、その信号に対した制御が、時間的に間に合
わない箇所である。すなわち規格では、ＡＴＮ信号線が
’Ｌ ＯＶｌ” レベルに変化すれば、コマンド受信用
のＮＲＦＤと誤認識しないように２００ ｎｓ以内にＮ
ＲＦＤ信号線を’Ｌｏｗ” レベルとするように規定し
ている。しかし、マイクロコンピュータのソフトウェア
のみではこれを実現することは側底困難である。
の部分かマイクロコンピュータを使用してＡＴＮ入力信
号を解読し、その信号に対した制御が、時間的に間に合
わない箇所である。すなわち規格では、ＡＴＮ信号線が
’Ｌ ＯＶｌ” レベルに変化すれば、コマンド受信用
のＮＲＦＤと誤認識しないように２００ ｎｓ以内にＮ
ＲＦＤ信号線を’Ｌｏｗ” レベルとするように規定し
ている。しかし、マイクロコンピュータのソフトウェア
のみではこれを実現することは側底困難である。
第８図に詳しく示されるように、ＡＴＮ信号線が’Ｌｏ
ｗ、” レベルに変化したとき、Ａ Ｔ Ｎ Ｍ号をイ
ンバータＩｎで反転して’Ｈｉｇｈ” レベルとし、制
御（ＣＯＮＴ）線６が’Ｈｉｇｈ”レベルであることに
よって、オープン・コネクタ接続のナントゲートＮＡを
介し、強制的にＮＲＦＤ信号線が・Ｌ ｑ％’ｊ、、”
！、％ レベルとなるようにしている。そ解読し、デー
タ・モードからコマンド・モードへ移すコマンド・モー
ドの実行ができる状態になれば、制御線６をＩＬ０ｗ″
レベルとする。すると、ナンドゲー）ＮＡの出力信号
により強制的に抑えられていたＮＲＦＤ信号はＨｉｇｈ
”レベルになり、完全にマイクロコンピュータの管理丁
におかれることとなる。もちろん、ＡＴＮ入力信号が’
Ｌｏｗ“ レベルに変化した後、インバータ、Ｉｎとナ
ンドゲー）ＮＡＱ遅延時間の後、直ちにＮＲＦＤ信号線
は強制的に’Ｌｏｗ” レベルとされるので、規格を充
分に満足してマイクロコンピュータの応答を待つことが
できる。
ｗ、” レベルに変化したとき、Ａ Ｔ Ｎ Ｍ号をイ
ンバータＩｎで反転して’Ｈｉｇｈ” レベルとし、制
御（ＣＯＮＴ）線６が’Ｈｉｇｈ”レベルであることに
よって、オープン・コネクタ接続のナントゲートＮＡを
介し、強制的にＮＲＦＤ信号線が・Ｌ ｑ％’ｊ、、”
！、％ レベルとなるようにしている。そ解読し、デー
タ・モードからコマンド・モードへ移すコマンド・モー
ドの実行ができる状態になれば、制御線６をＩＬ０ｗ″
レベルとする。すると、ナンドゲー）ＮＡの出力信号
により強制的に抑えられていたＮＲＦＤ信号はＨｉｇｈ
”レベルになり、完全にマイクロコンピュータの管理丁
におかれることとなる。もちろん、ＡＴＮ入力信号が’
Ｌｏｗ“ レベルに変化した後、インバータ、Ｉｎとナ
ンドゲー）ＮＡＱ遅延時間の後、直ちにＮＲＦＤ信号線
は強制的に’Ｌｏｗ” レベルとされるので、規格を充
分に満足してマイクロコンピュータの応答を待つことが
できる。
ｎ４は、ソース・ハンドシェイクでタイム・アウト機能
を持たせるために、あらかじめユーザが設定しておいた
時間をロードし、フィコ機能をスタートさせる。ｎ５は
、受信側が受信可であるかどうかの状態を調べる。もし
装置の故障などでこの、；レープを循環し続けないため
に、ｎ、でスタートさせ、てお勅たタイマの時間を調べ
、設定しＥ時間がくると、ハンドシェイクか実行できな
いものとみなし、ハンドシェイクエラーを示ｆ。
を持たせるために、あらかじめユーザが設定しておいた
時間をロードし、フィコ機能をスタートさせる。ｎ５は
、受信側が受信可であるかどうかの状態を調べる。もし
装置の故障などでこの、；レープを循環し続けないため
に、ｎ、でスタートさせ、てお勅たタイマの時間を調べ
、設定しＥ時間がくると、ハンドシェイクか実行できな
いものとみなし、ハンドシェイクエラーを示ｆ。
時間内であればｎ６に進み、データ・バスＤＩＯＩ〜Ｄ
ＩＯ８信号線上にデータまたはコマンドを出力し、ｎ７
で出力したデータが有効であることを示すためにＤＡＶ
信号をＬｏｗ に設定する。゛ ｎ８は、ｎ６で出力したデータまたはコマンドを受信側
が受信を完了したかどうかを調べる。
ＩＯ８信号線上にデータまたはコマンドを出力し、ｎ７
で出力したデータが有効であることを示すためにＤＡＶ
信号をＬｏｗ に設定する。゛ ｎ８は、ｎ６で出力したデータまたはコマンドを受信側
が受信を完了したかどうかを調べる。
ＦＵ装置の故障などでこの条件が成立しない場合、この
ループを循環しないために、再びｎ４でスタートさせて
おいたタイマーの時間を調べる。そして設定された時間
がくると、ハンドシェイクが完了で５きないと見なし、
ハンドシェイクエラーを示す。
ループを循環しないために、再びｎ４でスタートさせて
おいたタイマーの時間を調べる。そして設定された時間
がくると、ハンドシェイクが完了で５きないと見なし、
ハンドシェイクエラーを示す。
ｎ９は、受信側７３Ｓ受信を完了したので、もはやデー
タまたはコマンドの必要性がないということで、ＤＡＶ
信号をＨｉ ｇｈ に設定するステップである。
タまたはコマンドの必要性がないということで、ＤＡＶ
信号をＨｉ ｇｈ に設定するステップである。
ｎ＋ｏは、ハンドシェイクか完了したのでタイマをスト
ップさせ、ｎ４に戻って再びソース・ハンドシェイクの
継続を行なう。
ップさせ、ｎ４に戻って再びソース・ハンドシェイクの
継続を行なう。
第４図山）はアクセプタ・ハンドシェイク時における動
作を説明するフローチャートである。
作を説明するフローチャートである。
ｎ１□は、制御素子ｌのポー）Ａ、Ｂ、Ｃの入出力方向
をアクセプタ・ハンドシェイクか実行できる状態に設定
する。そして出力方向にした出力線に（８′；Ｊレベル
（Ｈｉｇｈ ｉたはＬｏｗ ）を設定する。
をアクセプタ・ハンドシェイクか実行できる状態に設定
する。そして出力方向にした出力線に（８′；Ｊレベル
（Ｈｉｇｈ ｉたはＬｏｗ ）を設定する。
ｎ１□は、バス・トランシーバ３．４の入出力方向を決
定する。ここではアクセプタ・ハンドシェイクを実行す
るのでＴＥ倍信号Ｌｏｗに設定する。
定する。ここではアクセプタ・ハンドシェイクを実行す
るのでＴＥ倍信号Ｌｏｗに設定する。
ｎ１３は、ＡＴＮ入力信号への変化に対して強制的にＮ
ＲＦＤ信号線をＬｏｗ に抑えられるようにＣＯＮＴ信
号をＨｉｇｈ’に設定する。これはリスナとしてデータ
を受信する場合で、ＡＴＮ入力信号１ｒｉＬｏｗＫ変化
してコマンドを受信する場合は、コマンド・モードの処
理ができる状態となり、強制的に抑えていたＮＲＦＤ信
号を解除するためにＣＯＮＴ信号をＬｏｗに設定する。
ＲＦＤ信号線をＬｏｗ に抑えられるようにＣＯＮＴ信
号をＨｉｇｈ’に設定する。これはリスナとしてデータ
を受信する場合で、ＡＴＮ入力信号１ｒｉＬｏｗＫ変化
してコマンドを受信する場合は、コマンド・モードの処
理ができる状態となり、強制的に抑えていたＮＲＦＤ信
号を解除するためにＣＯＮＴ信号をＬｏｗに設定する。
ｎ＋４は、アクセプタ・ハンドシェイクでタイム・アウ
ト機能を持たせるだめに、あらかじめユーザか設定して
おいだ時間をロードし、タイマ機能をスタートさせる。
ト機能を持たせるだめに、あらかじめユーザか設定して
おいだ時間をロードし、タイマ機能をスタートさせる。
ｎ１５は、送信側に対して受信の準備ができたことを知
らせるため（で、ＮＲＦＤ（ｇ′３をＨｉｇｈ に設定
するステップである。
らせるため（で、ＮＲＦＤ（ｇ′３をＨｉｇｈ に設定
するステップである。
ｎ１６は、データ・バスＤＩＯＩ−ＤＩＯ８信り線（（
のせられているデーク捷たはコマンドが有効であるかど
うかを調べる。もし装置の故障などで、このループを循
環しないため（でｎ１４でスタートさせたタイマの時間
を調べ、設定した時間以上を越えると、ハンドシェイク
か実行できないとみなし、ハンド／エイフエラーを示す
。
のせられているデーク捷たはコマンドが有効であるかど
うかを調べる。もし装置の故障などで、このループを循
環しないため（でｎ１４でスタートさせたタイマの時間
を調べ、設定した時間以上を越えると、ハンドシェイク
か実行できないとみなし、ハンド／エイフエラーを示す
。
ｎ１７は、データ・バスＤ Ｉ ０ ＋ −Ｄ Ｉ Ｏ
８信づ線上にのせられている有効なデータまたはコマン
ドが有効であるとみなし、入力する。ｎ□８は、ＤＩＯ
Ｉ〜ＤＩＯ８信す線上にのせられている有効なデータま
たはコマンドを受信完了したことを送信側に知らせるた
めにＮＤＡＣ信りをＩ（ｉ ｇ ｈに設定する。
８信づ線上にのせられている有効なデータまたはコマン
ドが有効であるとみなし、入力する。ｎ□８は、ＤＩＯ
Ｉ〜ＤＩＯ８信す線上にのせられている有効なデータま
たはコマンドを受信完了したことを送信側に知らせるた
めにＮＤＡＣ信りをＩ（ｉ ｇ ｈに設定する。
ｎｌＱは、ｎｌｌ＋の信づを送信側が受け取−９たかど
うかを調べる３）もし装置の故障などでこの条件か成立
しない場合、このループを６ｎ９しないため（（ｎ１４
でスタートしたタイマの時間を調・＼、設定した時間以
」二を越えると、ハントノエイクか完了できないとみな
し、ハンドシェイク・エラーヲ示す。
うかを調べる３）もし装置の故障などでこの条件か成立
しない場合、このループを６ｎ９しないため（（ｎ１４
でスタートしたタイマの時間を調・＼、設定した時間以
」二を越えると、ハントノエイクか完了できないとみな
し、ハンドシェイク・エラーヲ示す。
設定された時間内Ｉにの条件が成立すれは、ｎ２ｏにお
いてＮＤＡＣ信りをＬｏｗ にする５、そして、ｎ２１
でアクセプタ・ハンドシェイクか完了したとしてタイマ
をスｌ’ ｙブさせ、ｎ１４に戻って再びアクセプタ・
ハンドシェイクを継続する。
いてＮＤＡＣ信りをＬｏｗ にする５、そして、ｎ２１
でアクセプタ・ハンドシェイクか完了したとしてタイマ
をスｌ’ ｙブさせ、ｎ１４に戻って再びアクセプタ・
ハンドシェイクを継続する。
・・ンドソエイク・エラーは本装置外の外部装置に示島
される。
される。
〈発明の効果〉
以」二のように本発明は、ハンドシェイクの制御を行々
うデバイスそれぞれ（でおいて、ハンドシェイクが完了
しなかったことを示すことができるものであり、別途外
部１／（タイマ機能をｔづ加することなしに、寸だマス
タＣＰＵ１／こ負担を与えることなしに、ソース・−ハ
ンドシェイク捷たはアクセプ、り・ハントノエイクのバ
ンク・マツプの検出か容易に行斤える、有用な標準ディ
ジクル・インターフェイス装置か提供できる。
うデバイスそれぞれ（でおいて、ハンドシェイクが完了
しなかったことを示すことができるものであり、別途外
部１／（タイマ機能をｔづ加することなしに、寸だマス
タＣＰＵ１／こ負担を与えることなしに、ソース・−ハ
ンドシェイク捷たはアクセプ、り・ハントノエイクのバ
ンク・マツプの検出か容易に行斤える、有用な標準ディ
ジクル・インターフェイス装置か提供できる。
第１図は本発明の一実施例を示すシステム（１４成図、
第２図は第１図の要部を詳細ＶＣ示す回路構成図、第３
図は他の要部を詳細に示す回路構成図、第４図（３）Ｃ
１０）はそれぞれ０１作を説明するだめのフローチャー
トである。 １− ？１ｊｌｌ 御素＋、３・４・・・バス・トラン
／−バ、７・・バスＡＡ１子、ＰＡ −ＰＲ−ＰＣ・ボ
ート、ＴＩＶＩ タイマ、Ａ Ｌ・内部演算制御回路、
Ｍ・・・メモリ、ＩＮ・・インターフェイス回路。
第２図は第１図の要部を詳細ＶＣ示す回路構成図、第３
図は他の要部を詳細に示す回路構成図、第４図（３）Ｃ
１０）はそれぞれ０１作を説明するだめのフローチャー
トである。 １− ？１ｊｌｌ 御素＋、３・４・・・バス・トラン
／−バ、７・・バスＡＡ１子、ＰＡ −ＰＲ−ＰＣ・ボ
ート、ＴＩＶＩ タイマ、Ａ Ｌ・内部演算制御回路、
Ｍ・・・メモリ、ＩＮ・・インターフェイス回路。
Claims (1)
- １、標準ディジタル・インターフェイスを実現するだめ
のデバイスに、ハンドシェイクの制御を行なうＩ１０ポ
ートとタイム・アウトの時間を設定するタイマとを内蔵
し、前記デバイス内において、ソース・ハンドシェイク
またはアクセプタ・ハンドシェイクを行なうとき、ハン
ドシェイクの開始で前記内蔵のタイマをスタートさせる
手段、および前記ハンドシェイクの処理時間かあらかじ
め設定しておいたタイマ値を越えると、ハンドシェイク
か完了しなかったことを本デバイス外の装置に示す手段
とを備えてなることを特徴とする標準ディジタル・イン
ターフェイス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59034951A JPS60178561A (ja) | 1984-02-24 | 1984-02-24 | 標準デイジタル・インタ−フエイス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59034951A JPS60178561A (ja) | 1984-02-24 | 1984-02-24 | 標準デイジタル・インタ−フエイス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60178561A true JPS60178561A (ja) | 1985-09-12 |
Family
ID=12428467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59034951A Pending JPS60178561A (ja) | 1984-02-24 | 1984-02-24 | 標準デイジタル・インタ−フエイス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60178561A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336304A (ja) * | 1986-07-30 | 1988-02-17 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラ・システム |
| JPS63175959A (ja) * | 1987-01-14 | 1988-07-20 | Yokogawa Electric Corp | 通信バス用ウオツチドツグタイマ装置 |
| JPH02141850A (ja) * | 1988-11-22 | 1990-05-31 | Nec Corp | タイムアウト検出方式 |
| JPH02272657A (ja) * | 1989-04-14 | 1990-11-07 | Japan Radio Co Ltd | 誤動作検出回路 |
| EP0676696A1 (en) * | 1994-04-06 | 1995-10-11 | Advanced Micro Devices, Inc. | Parallel port circuits in computer systems |
| JP2006268309A (ja) * | 2005-03-23 | 2006-10-05 | Seiko Epson Corp | 画像形成装置、及びその内部での通信データの処理方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58141055A (ja) * | 1982-02-15 | 1983-08-22 | Mitsubishi Electric Corp | ハンドシエイク方式による信号伝送装置 |
-
1984
- 1984-02-24 JP JP59034951A patent/JPS60178561A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58141055A (ja) * | 1982-02-15 | 1983-08-22 | Mitsubishi Electric Corp | ハンドシエイク方式による信号伝送装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006268309A (ja) * | 2005-03-23 | 2006-10-05 | Seiko Epson Corp | 画像形成装置、及びその内部での通信データの処理方法 |
| JP4736492B2 (ja) * | 2005-03-23 | 2011-07-27 | セイコーエプソン株式会社 | 画像形成装置、及びその内部での通信データの処理方法 |
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