JPS5831459A - 磁気バブルメモリ装置 - Google Patents
磁気バブルメモリ装置Info
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- JPS5831459A JPS5831459A JP56128759A JP12875981A JPS5831459A JP S5831459 A JPS5831459 A JP S5831459A JP 56128759 A JP56128759 A JP 56128759A JP 12875981 A JP12875981 A JP 12875981A JP S5831459 A JPS5831459 A JP S5831459A
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- memory module
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- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
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- G06F13/14—Handling requests for interconnection or transfer
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- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/30—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、複数個の磁気バブルチップを並列動作させる
磁気バブルメモリ装置に関するものである。
磁気バブルメモリ装置に関するものである。
磁気バブルメモリは、高信頼性を有する小型。
高密度の不揮発性メモリとして、各種の電子機器に応用
さｎている。
さｎている。
ところで、この磁気バブルメモリは、シリアルメモリで
アシ、磁気バブルを転送することによって情報の書き込
み、読み出しを行なっているため１デ一タ転送速度は磁
気バブルの転送速度に依存している。したがって、デー
タ転送速度を上げるためには、磁気バブルの駆動速度を
上げる。すなわち、回転磁界周波数を上げることが最も
単純である。
アシ、磁気バブルを転送することによって情報の書き込
み、読み出しを行なっているため１デ一タ転送速度は磁
気バブルの転送速度に依存している。したがって、デー
タ転送速度を上げるためには、磁気バブルの駆動速度を
上げる。すなわち、回転磁界周波数を上げることが最も
単純である。
しかしながら、フィルによる回転磁界を用いているので
、駆動周波数の上昇に伴なってコイルの損失が増す丸め
に、５００ｋＨ！以上の高速駆動は困難でおる。そこで
、複数の愚見バブルチップを用い、それら全並列動作さ
せることにより、メモリシステムとしてのデータ転送速
度を上げることが行なわれている。
、駆動周波数の上昇に伴なってコイルの損失が増す丸め
に、５００ｋＨ！以上の高速駆動は困難でおる。そこで
、複数の愚見バブルチップを用い、それら全並列動作さ
せることにより、メモリシステムとしてのデータ転送速
度を上げることが行なわれている。
第１図は従来のこの種磁気バブルメモリ装置の構成を示
すもので、複数の磁気バブルチップ１−１〜１−ｎＫ共
通にコシトローラ２、クロック発生器３およびタイミン
グ発生器４を設け、バブルチップ１−１〜１−ｎ’５同
一のクロックによシ同時に駆動するようになっている。
すもので、複数の磁気バブルチップ１−１〜１−ｎＫ共
通にコシトローラ２、クロック発生器３およびタイミン
グ発生器４を設け、バブルチップ１−１〜１−ｎ’５同
一のクロックによシ同時に駆動するようになっている。
すなわち、クロック発生器３からのクロックに基づいて
、タイきング発生器４において各種のタイ２／グ信号を
発生し、そのタイミング信号をバブル駆動回路５に入力
し、対応するバブルチップ１’−１〜１−ｎｔ−駆動す
る。また、コントローラ２では、回転磁界およびバブル
チップ上の各ゲートの動作の制御を行ったシ、各バブル
チップに対するシリアルデータを中央処理装置６のバス
システムにおけるデータフォーマットに変換したりする
。
、タイきング発生器４において各種のタイ２／グ信号を
発生し、そのタイミング信号をバブル駆動回路５に入力
し、対応するバブルチップ１’−１〜１−ｎｔ−駆動す
る。また、コントローラ２では、回転磁界およびバブル
チップ上の各ゲートの動作の制御を行ったシ、各バブル
チップに対するシリアルデータを中央処理装置６のバス
システムにおけるデータフォーマットに変換したりする
。
このようにして、バブルチップ１−１〜１欠ｎと主メモ
リ７との間でバス８ｔ−介してデータの転送を行なうこ
とができる。
リ７との間でバス８ｔ−介してデータの転送を行なうこ
とができる。
このような従来のバブルメモリ装置では、コントローラ
２、クロック発生器３およびタイミング発生器管共通に
１個だけ設け、それらにより複数個のバブルテップ１−
１〜１−ｎｔ−制御するようになっているので、磁気バ
ブルメモリ装置の応用システムにおける、多様なデータ
転送速度、データフォーマットに対する要求に対処する
ために、個々の応用システム毎に、その要求に応じて実
装ボードの設計全行なわなければならず、拡張性に乏し
く、コストの上昇を招いていた。
２、クロック発生器３およびタイミング発生器管共通に
１個だけ設け、それらにより複数個のバブルテップ１−
１〜１−ｎｔ−制御するようになっているので、磁気バ
ブルメモリ装置の応用システムにおける、多様なデータ
転送速度、データフォーマットに対する要求に対処する
ために、個々の応用システム毎に、その要求に応じて実
装ボードの設計全行なわなければならず、拡張性に乏し
く、コストの上昇を招いていた。
本発明の目的は、個々の応用システムの要求に応じたデ
ータ転送速度を有する低価格磁気バブルメモリ装置を提
供することにある。
ータ転送速度を有する低価格磁気バブルメモリ装置を提
供することにある。
このような目的を達成するために、不発明では、少くと
も１個のバブルチップを含む磁気バブルメモリモジュー
ルを複数個備え、それぞれの磁気／（プルメモリモジエ
ール金それぞれ異なるクロックで非同期的に動作させ、
それぞれに割り付けられた主メモリとの間でデータ転送
を行なうようにしたことに特徴がある。
も１個のバブルチップを含む磁気バブルメモリモジュー
ルを複数個備え、それぞれの磁気／（プルメモリモジエ
ール金それぞれ異なるクロックで非同期的に動作させ、
それぞれに割り付けられた主メモリとの間でデータ転送
を行なうようにしたことに特徴がある。
以下、本発明の実施例を図面により詳細に説明する。
第２図は不発明による磁気バブルメモリ装置の全体構成
の一例を示すものである。
の一例を示すものである。
図において、９−１〜９−（ｌは磁気バブルメモリモジ
ュールで、そｎぞれ、バブルチップ１１、コントローラ
１２、りａツク発生器１３、タイミング発生器１４およ
びバブル駆動回路１５を有している。筐た、１０は主メ
モリ７と各磁気Ｉ（プルメモリモジュール９−１〜９−
ｎとの間のデータ転送を制御するバス制御回路である。
ュールで、そｎぞれ、バブルチップ１１、コントローラ
１２、りａツク発生器１３、タイミング発生器１４およ
びバブル駆動回路１５を有している。筐た、１０は主メ
モリ７と各磁気Ｉ（プルメモリモジュール９−１〜９−
ｎとの間のデータ転送を制御するバス制御回路である。
その他の符号は第１図の同じ符号のものに対応している
。
。
図の工うに、複数個の磁気バブルメモリモジュール９−
１〜ｇ−ｎは、中央処理装置６、主メモリ７を結合して
いるデータバス８に１１続されており、また、バス制御
回路１０は、］（ス８に接続されるとともに、それぞれ
の磁気バブルメモリＣジュール９−１〜９− Ｈに接続
されている。
１〜ｇ−ｎは、中央処理装置６、主メモリ７を結合して
いるデータバス８に１１続されており、また、バス制御
回路１０は、］（ス８に接続されるとともに、それぞれ
の磁気バブルメモリＣジュール９−１〜９− Ｈに接続
されている。
そして、各磁気バブルメモリモジュール９−１〜ｇ−ｎ
は、クロック発生器１３、タイミング発生器１４を備え
、そｎぞれを非同期的に動作させており、［へ各メモリ
モジュール９−１〜９−ｎはコントローラ１２ｔ−備え
、それぞれを独立に制御するようになっている。要する
に、各メモリモジュールハ、コントローラｔ２、クロッ
ク発生器１３ｔ−内蔵しており、それ自身で完成し九１
つのメモリを構成している。
は、クロック発生器１３、タイミング発生器１４を備え
、そｎぞれを非同期的に動作させており、［へ各メモリ
モジュール９−１〜９−ｎはコントローラ１２ｔ−備え
、それぞれを独立に制御するようになっている。要する
に、各メモリモジュールハ、コントローラｔ２、クロッ
ク発生器１３ｔ−内蔵しており、それ自身で完成し九１
つのメモリを構成している。
バス制御回路１０は、非同期で動作しているメモリモジ
ュール９−１〜ｇ−ｎと主メモリ７との間のダイレクト
・メモリ・アクセス（以下、ＤＭＡとい、う。）に基づ
くデータ転送を制御する役目をするもので、各メモリモ
ジュール９−１〜ｇ −ｎからのデータ転送要求を受は
付け、データ転送の条件がととのえば、そのメモリモジ
ュールに対して承ｗｌを与えて、主メモリとメモリモジ
ュールとの関でデータの転送を行なう。個々のメモリモ
ジュール９−１〜９−ｎは非同期で動作するため、メモ
リモジュール９−１〜ｇ−ｏへの書き込み、それからの
読み出しに対してデータの対応関係を確定させるために
、そｎぞれのメモリモジュール９−１〜９−ｎに対応さ
せて、主メモリ７１に割り付けておく必要がある。その
九めの王メモリの割シ付は方法の例につき第３図（句お
よび（ｂ）によシ説明する。
ュール９−１〜ｇ−ｎと主メモリ７との間のダイレクト
・メモリ・アクセス（以下、ＤＭＡとい、う。）に基づ
くデータ転送を制御する役目をするもので、各メモリモ
ジュール９−１〜ｇ −ｎからのデータ転送要求を受は
付け、データ転送の条件がととのえば、そのメモリモジ
ュールに対して承ｗｌを与えて、主メモリとメモリモジ
ュールとの関でデータの転送を行なう。個々のメモリモ
ジュール９−１〜９−ｎは非同期で動作するため、メモ
リモジュール９−１〜ｇ−ｏへの書き込み、それからの
読み出しに対してデータの対応関係を確定させるために
、そｎぞれのメモリモジュール９−１〜９−ｎに対応さ
せて、主メモリ７１に割り付けておく必要がある。その
九めの王メモリの割シ付は方法の例につき第３図（句お
よび（ｂ）によシ説明する。
今、メモリモジュール９−１〜ｇ−ｎの数が４個であり
、データ転送を行なう主メモリ７の先頭アドレスｙｈと
すると、第３図（ａ）に示すように、主メモリ７のアド
レスｈ、ｈ＋４．ｈ＋８．・・・・・・・・・、ｈ−）
４ｎ［第１図のメモリモジュール９−ＩＫ１アドアドレ
ス１．ｈ＋５．・・・・・・・・・、ｈ＋１＋４ｎを第
２のメモリモジュール９−２に％ ｈ＋２゜ｈ＋６．・
・・・・・・・・、ｈ＋２＋４１を第３のメモリモジュ
ール９−３に、ｈ＋３．ｈ＋７．・・・・・・・・・。
、データ転送を行なう主メモリ７の先頭アドレスｙｈと
すると、第３図（ａ）に示すように、主メモリ７のアド
レスｈ、ｈ＋４．ｈ＋８．・・・・・・・・・、ｈ−）
４ｎ［第１図のメモリモジュール９−ＩＫ１アドアドレ
ス１．ｈ＋５．・・・・・・・・・、ｈ＋１＋４ｎを第
２のメモリモジュール９−２に％ ｈ＋２゜ｈ＋６．・
・・・・・・・・、ｈ＋２＋４１を第３のメモリモジュ
ール９−３に、ｈ＋３．ｈ＋７．・・・・・・・・・。
ｈ＋３＋４１ｔ−１４４のメモリモジュー ル９−４に
それぞれ割シ付けることにより、各メモリモジュールに
対して主メモリを１語単位で循環的に順次割り付けるよ
うにする。
それぞれ割シ付けることにより、各メモリモジュールに
対して主メモリを１語単位で循環的に順次割り付けるよ
うにする。
１九、各メモリモジュールのブロック容量ｔｐとすると
、第３図０）に示すように、主メモリのアドレスｈ−ｈ
−１＋１）？第１のメモリモジュールにｈ＋ｐ〜ｈ−１
＋２ｐｔ−第２のメモリモジュールに、ｈ＋２ｐ〜ｈ−
１＋３ｐｔ−第３のメモリモジュールに、ｈ＋ａｐ〜ｈ
−１＋４ｐを４４のメモリモジュールにそｎぞれ割り付
けることにより、各メモリモジュールに対して主メモリ
を１ブロック単位で循環的に割り付けるようにしてもよ
い。
、第３図０）に示すように、主メモリのアドレスｈ−ｈ
−１＋１）？第１のメモリモジュールにｈ＋ｐ〜ｈ−１
＋２ｐｔ−第２のメモリモジュールに、ｈ＋２ｐ〜ｈ−
１＋３ｐｔ−第３のメモリモジュールに、ｈ＋ａｐ〜ｈ
−１＋４ｐを４４のメモリモジュールにそｎぞれ割り付
けることにより、各メモリモジュールに対して主メモリ
を１ブロック単位で循環的に割り付けるようにしてもよ
い。
パス制御回路１０では、このようにして割り付けされた
主メモリと、メモリモジュールとの間でデータの転送を
行なうようになっている。上述したように、各メモリモ
ジュールは非同期的に動作しているために、データの転
送は主メモリ７のアドレス順には行なわれないが、全メ
モリモジエールの動作終了時には、全データが対応関係
を満たして転送されているの、で４個のバブルチップを
同期的に並列動作させ九場合に等しいデータ転送速度金
得ることができる。
主メモリと、メモリモジュールとの間でデータの転送を
行なうようになっている。上述したように、各メモリモ
ジュールは非同期的に動作しているために、データの転
送は主メモリ７のアドレス順には行なわれないが、全メ
モリモジエールの動作終了時には、全データが対応関係
を満たして転送されているの、で４個のバブルチップを
同期的に並列動作させ九場合に等しいデータ転送速度金
得ることができる。
上述した実施例からも解るように、本発明では個々のメ
モリモジュールについてみると、コントローラ、クロッ
ク発生器を内蔵してお９、それ自身で完成した１つのメ
モリを構成しておシ、このように完成された量産品種メ
モリモジュールを要求に応じて所望数だけデータバスに
接続し、それら會バス制御回路で並列動作させてデータ
転送速度を向上させているので、第１図の従来技術のよ
うに、応用システムからの要求に応じて実装ボードの設
計？ＪＰ！０直す必要がなく、それだけコストを低くす
ることができる。
モリモジュールについてみると、コントローラ、クロッ
ク発生器を内蔵してお９、それ自身で完成した１つのメ
モリを構成しておシ、このように完成された量産品種メ
モリモジュールを要求に応じて所望数だけデータバスに
接続し、それら會バス制御回路で並列動作させてデータ
転送速度を向上させているので、第１図の従来技術のよ
うに、応用システムからの要求に応じて実装ボードの設
計？ＪＰ！０直す必要がなく、それだけコストを低くす
ることができる。
なお、第２図では、各メモリモジュール９−１〜ｇ −
ｎがそれぞｔＬ１個のメモリチップを有している場合に
ついて説明し九が、複数個のメモリチップを備えている
場合も同様に適用できる。
ｎがそれぞｔＬ１個のメモリチップを有している場合に
ついて説明し九が、複数個のメモリチップを備えている
場合も同様に適用できる。
このようにして、非同期で動作する各メモリモジュール
９−１〜９−ｆｌとしては、例えば、汎用のＩＭｂバブ
ルメモリボードＢＥＬＯ８１０が使用できる。
９−１〜９−ｆｌとしては、例えば、汎用のＩＭｂバブ
ルメモリボードＢＥＬＯ８１０が使用できる。
第４図は、主メモリと各メモリモジュールとの間のＤＭ
Ａによるデータ転送を制御するパス制御回路の具体的構
成の一例を示すもので、４個のメモリモジュールからな
る例を示している。また、第５図は第４図のパス制御回
路の動作タイミン゛グを示すタイミングチャートである
。
Ａによるデータ転送を制御するパス制御回路の具体的構
成の一例を示すもので、４個のメモリモジュールからな
る例を示している。また、第５図は第４図のパス制御回
路の動作タイミン゛グを示すタイミングチャートである
。
第４図において５．１０１は、例えば、ＩＮ’ｒＥＬ８
２５７からなるＤＭＡコントローラ、１０２はレジスタ
、１０３はコーダ、１０４は２ビツト加算器、８ｔＦｉ
アドレスバス、８２ｔｔｆ−タバスを示す。また、ＤＭ
Ａコントローラ１０１には、主メモリのアドレスを指定
するアドレスカウンタ１６５およびデータ転送のバイト
数を示すバイトカウンタ１０６が備えられている。
２５７からなるＤＭＡコントローラ、１０２はレジスタ
、１０３はコーダ、１０４は２ビツト加算器、８ｔＦｉ
アドレスバス、８２ｔｔｆ−タバスを示す。また、ＤＭ
Ａコントローラ１０１には、主メモリのアドレスを指定
するアドレスカウンタ１６５およびデータ転送のバイト
数を示すバイトカウンタ１０６が備えられている。
ｗ４５図において、（ａ）は中央処理装置６の基本クロ
ック、（ｂ）はＤＭＡコントローラ１０１のクロック、
（Ｃ１）〜（Ｃ４）はそｎぞれメモリモジュ−ル９−１
〜９−４からのＤＭＡ要求信号ＤＲＥＱｌ−ＤＲＥＱ４
、（ｄ）は中央処理装置６へのホールド要求信号ＨＲＥ
Ｑ、（Ｃ）中央処理装置６からのホールド承認信号ＨＡ
ＣＫ、（ｆｌ ） 〜（ｆ４）はメモリモジュール９
−１〜９−４への今 ＤＭＡ転送承認信号ＤＡＣＫＩ−ＤＡＣＫＩ。
ック、（ｂ）はＤＭＡコントローラ１０１のクロック、
（Ｃ１）〜（Ｃ４）はそｎぞれメモリモジュ−ル９−１
〜９−４からのＤＭＡ要求信号ＤＲＥＱｌ−ＤＲＥＱ４
、（ｄ）は中央処理装置６へのホールド要求信号ＨＲＥ
Ｑ、（Ｃ）中央処理装置６からのホールド承認信号ＨＡ
ＣＫ、（ｆｌ ） 〜（ｆ４）はメモリモジュール９
−１〜９−４への今 ＤＭＡ転送承認信号ＤＡＣＫＩ−ＤＡＣＫＩ。
（ｇｌ）、（ｇ２）は２ビツト児算器１０４の出力信号
ＡＯ，ＡＩを示す。
ＡＯ，ＡＩを示す。
以下、第４図の回路の動作を第５図のタイミングチャー
トを参照しながら説明する。
トを参照しながら説明する。
メモリモジュール９−１〜９−４と主メモリ７との”間
でＤＭＡによるデータ転送を行なう場合、まず、中央処
理装置６では、主メモリ７のデータ転送エリアを決め、
その先頭アドレスｆｒとした時、そのアドレスｒおよび
ｒ＋１．ｒ＋２．ｒ＋３を４で割った時の商ｐ、−ｗｐ
ｓと余りｑｏ〜Ｑｓ ｔ−求め、すなわち、ｒ＝４ｐ、
＋ｑｏ 、ｒ＋１＝４ｐ、＋ｑ１．ｒ＋２＝４ｐ、＋ｑ
、、ｒ＋３＝４ｐｍ＋Ｑ、’を満足するｐ０〜Ｐｓおよ
びＱ、％ｑ、求め、そｎらをデータノ（ス８２ｔ−介し
てバス制御回路１０に送出する。バス制御回路１０では
、その内のｐ０〜ｐ、をＤＭＡコントローラー０１に取
シ込み、アドレスカウンター０５の各メモリモジュール
９−１．９−２．９＝−３゜９−４対応位置にｐｏ ｅ
ｐｏ ｓ ｐｓ ＊ ｐｓ ｔ’それ／ それ設定する一方、Ｑｏ？レジスター０２に格納する。
でＤＭＡによるデータ転送を行なう場合、まず、中央処
理装置６では、主メモリ７のデータ転送エリアを決め、
その先頭アドレスｆｒとした時、そのアドレスｒおよび
ｒ＋１．ｒ＋２．ｒ＋３を４で割った時の商ｐ、−ｗｐ
ｓと余りｑｏ〜Ｑｓ ｔ−求め、すなわち、ｒ＝４ｐ、
＋ｑｏ 、ｒ＋１＝４ｐ、＋ｑ１．ｒ＋２＝４ｐ、＋ｑ
、、ｒ＋３＝４ｐｍ＋Ｑ、’を満足するｐ０〜Ｐｓおよ
びＱ、％ｑ、求め、そｎらをデータノ（ス８２ｔ−介し
てバス制御回路１０に送出する。バス制御回路１０では
、その内のｐ０〜ｐ、をＤＭＡコントローラー０１に取
シ込み、アドレスカウンター０５の各メモリモジュール
９−１．９−２．９＝−３゜９−４対応位置にｐｏ ｅ
ｐｏ ｓ ｐｓ ＊ ｐｓ ｔ’それ／ それ設定する一方、Ｑｏ？レジスター０２に格納する。
また、同時に、中央処理装置６からデータバス８２ｔ−
介して転送バイト数ｂｔ−ＤＭＡコントローラー０１に
送り、その値をバイトカウンター０６の内のメモリモジ
ュール対応位置に格納する。これらの格納仕置を示すア
ドレスはアドレスバス８１ｔ−介して送られる。
介して転送バイト数ｂｔ−ＤＭＡコントローラー０１に
送り、その値をバイトカウンター０６の内のメモリモジ
ュール対応位置に格納する。これらの格納仕置を示すア
ドレスはアドレスバス８１ｔ−介して送られる。
次に、各メモリモジュール９−１〜９−４−ｔ”Ｈ１中
央処理装置６からの指示で動作を開始し、データ転送可
能な状態になれば、そｎぞれＤＭＡ！！求信号ＤＲＥＱ
Ｉ 〜ＤＲＥＱ４ｋＤＭＡコｙ）ｏ−ラ１０１に送る。
央処理装置６からの指示で動作を開始し、データ転送可
能な状態になれば、そｎぞれＤＭＡ！！求信号ＤＲＥＱ
Ｉ 〜ＤＲＥＱ４ｋＤＭＡコｙ）ｏ−ラ１０１に送る。
ＤＭＡ＝ｒン）ａ−５１０１では、所定のタイミングｔ
、でＤＭＡ要求を受は付け、いずれかのメモリモジュー
ルからＤＭＡ要求が娶れば、中央処理装置６に対してホ
ールド要求信号ＨＲＥＱｔ−送出し、中央処理装ｆ６’
ｔパス８から切シ離すことを要求する。中央処理装置６
では、この要求に基づいてバス８からの切シ離しを行な
う一方、ＤＭＡコントローラ１０１にホールド承認信号
ＨＡＣＫを送る。−万、ＤＭＡコントローラ１０１では
、ＤＭＡ要求を受は付けたタイミングｔ１１でに第゛５
図（Ｃ１）〜（Ｃ４）に示すように複数個のメモリモジ
ュール９−２．９−３゜９−４からＤＭＡ１！求がめっ
た場合、所定の優先順位に基づいて１つのメモリモジュ
ール９−２を選択して置き、中央処理装置６からホール
ド承認信号ＨＡＣＫがタイミングｔ、で°幽られて来る
と、選択され九メモリモジュール９−２にＤＭＡ承認信
号ＤｈｃＫｚ＊送出する一方、この承認信号をコτダ１
０３に送り、そこで、２ビツトの信“号、例えば、”’
０１”に変換し、２ビツト加算器１０４に７ＪＩえる。
、でＤＭＡ要求を受は付け、いずれかのメモリモジュー
ルからＤＭＡ要求が娶れば、中央処理装置６に対してホ
ールド要求信号ＨＲＥＱｔ−送出し、中央処理装ｆ６’
ｔパス８から切シ離すことを要求する。中央処理装置６
では、この要求に基づいてバス８からの切シ離しを行な
う一方、ＤＭＡコントローラ１０１にホールド承認信号
ＨＡＣＫを送る。−万、ＤＭＡコントローラ１０１では
、ＤＭＡ要求を受は付けたタイミングｔ１１でに第゛５
図（Ｃ１）〜（Ｃ４）に示すように複数個のメモリモジ
ュール９−２．９−３゜９−４からＤＭＡ１！求がめっ
た場合、所定の優先順位に基づいて１つのメモリモジュ
ール９−２を選択して置き、中央処理装置６からホール
ド承認信号ＨＡＣＫがタイミングｔ、で°幽られて来る
と、選択され九メモリモジュール９−２にＤＭＡ承認信
号ＤｈｃＫｚ＊送出する一方、この承認信号をコτダ１
０３に送り、そこで、２ビツトの信“号、例えば、”’
０１”に変換し、２ビツト加算器１０４に７ＪＩえる。
この時、２ビツト加算器１０４にはレジスタ１０２０２
ビツトの情報が加えられているので、これらの加算ｔ−
２ビツト加算器１０４で行ない、加算給米を主メモリ７
のアドレスの下位ビット信−４１０，ＡＩとして出力す
る。
ビツトの情報が加えられているので、これらの加算ｔ−
２ビツト加算器１０４で行ない、加算給米を主メモリ７
のアドレスの下位ビット信−４１０，ＡＩとして出力す
る。
また、ＤＭＡコント・ローラ１０１では、データ転送を
行なうメモリモジュールに対応するアドレスカウンタ１
０５の内容を読み出し、アドレスバス８・′１にメモリ
７のアドレスの上位ビットを表わ −す信号人２〜Ａ１
５として送出する。アドレスバス８１に送出さｆＬ九信
号ＡＯ〜Ａ１５は主メモリ７に送られる。なお、上述し
た例では、主メモリ７のアドレスが１６ビツトで嵌わさ
れる場合を示した。
行なうメモリモジュールに対応するアドレスカウンタ１
０５の内容を読み出し、アドレスバス８・′１にメモリ
７のアドレスの上位ビットを表わ −す信号人２〜Ａ１
５として送出する。アドレスバス８１に送出さｆＬ九信
号ＡＯ〜Ａ１５は主メモリ７に送られる。なお、上述し
た例では、主メモリ７のアドレスが１６ビツトで嵌わさ
れる場合を示した。
このようにして、所望のメモリモジュールと主メモリと
０間で、予じめ定められたメモリアドレス割シ付けて従
って、データ転送がなされることになる。このようにし
て、メモリモジュール９−２での１バイトのデータ転送
が終ると、ホールド要求信号ＨＲＥＱ？オフにし、中央
処理装置６のバス８からの切シ離しを解除する。また、
アドレスカウンタ１０５およびバイトカ９ンタ１０６の
内のメモリモジュール“９−２対応部分ｔ−１だけカウ
ントアツプおよびカウントダウンする。
０間で、予じめ定められたメモリアドレス割シ付けて従
って、データ転送がなされることになる。このようにし
て、メモリモジュール９−２での１バイトのデータ転送
が終ると、ホールド要求信号ＨＲＥＱ？オフにし、中央
処理装置６のバス８からの切シ離しを解除する。また、
アドレスカウンタ１０５およびバイトカ９ンタ１０６の
内のメモリモジュール“９−２対応部分ｔ−１だけカウ
ントアツプおよびカウントダウンする。
次に、ＤＭＡコントローラ１０１では、所定のタイミン
グｔ、で、ＤＭＡ要求を受は付け、優先度の高いメモリ
モジュールを選択して、上述したようなデータ転送を行
なう。
グｔ、で、ＤＭＡ要求を受は付け、優先度の高いメモリ
モジュールを選択して、上述したようなデータ転送を行
なう。
なお、上述した実施例では、メモリモジュールと主メモ
リとの間で直接データ転送を行なうＤＭＡによるデータ
転送の例について説明したが一中央処理装一゛６が介在
してデータ転送全行なうＰＩＯ（ｐ ｒｏｇｒａｍｍｅ
ｄ ｉ ／ Ｑ ） ｔ−使っ−ｔ４！（、ソノ場
合には、バス制御回路ｌＯは省略され、その代シの動作
を中央処理装置６のプログラムで行なうことにカる。
リとの間で直接データ転送を行なうＤＭＡによるデータ
転送の例について説明したが一中央処理装一゛６が介在
してデータ転送全行なうＰＩＯ（ｐ ｒｏｇｒａｍｍｅ
ｄ ｉ ／ Ｑ ） ｔ−使っ−ｔ４！（、ソノ場
合には、バス制御回路ｌＯは省略され、その代シの動作
を中央処理装置６のプログラムで行なうことにカる。
以上述べ喪ように１本発明によれば、それぞれコントロ
ーラ、クロック発生器を内蔵したメモリモをエール全複
数個並列動作さぜることにより、応用システムの多様な
データ転送速度の要求に対して柔軟に対応できる低価格
の磁気バブルメモリ装置會得ることができる。
ーラ、クロック発生器を内蔵したメモリモをエール全複
数個並列動作さぜることにより、応用システムの多様な
データ転送速度の要求に対して柔軟に対応できる低価格
の磁気バブルメモリ装置會得ることができる。
第１図は従来の磁気バブルメモリ装置の構成図。
第２図は不発明による磁気バブルメモリ装置の一実施例
の構成図、第３図＜１１）およびΦ）はそｎぞｎ本発明
による主メモリの割り付は方法の例を示す説明図、ｌｊ
ｌ！４図は第２図のバス制御回路の具体°的構成の一例
を示す構成図、第５図は第４図の回路の動作を示すタイ
ミングチャートである。
の構成図、第３図＜１１）およびΦ）はそｎぞｎ本発明
による主メモリの割り付は方法の例を示す説明図、ｌｊ
ｌ！４図は第２図のバス制御回路の具体°的構成の一例
を示す構成図、第５図は第４図の回路の動作を示すタイ
ミングチャートである。
Claims (1)
- 【特許請求の範囲】 １、少くとも１個の磁気バブルチップと、核磁気バブル
チップを駆動するタイミングを決めるクロックを発生す
る発生手段と、上記磁気バブルチップの動作を制御する
制御手段とを有するメモリモジュールを複数個備え、各
メモリモジュールに対して主メモリのアドレスを所定の
単位で循環的に割シ付けし、非同期的に動作するメモリ
モジュールと、骸メモリモジュールに割り付けされた主
メモリとの間でデータの転送全行なえるようにしたこと
ｔ−特徴とする磁気バブルメモリ装置。 ２、上記メモリモジニールからのデータ転送要求を受は
付け、特定のメモリモジュールと上記主メモリとの間で
、・ダイレクト・メモリ・アクセスによるデータ転送を
行なう手段金偏え九ことを特徴とする特許請求範囲第１
項記載の磁気バルブメモリ装置。 ３、各メモリモジュールに対して上記主メモリを１語単
位で割り付けするようＫしたことｔ−特徴とする特許請
求範囲第１項または第２項記載の磁気パズルメモリ装置
。 ４、各メモリモジュールに対して、そのｌブロックに等
しい容量を単位として上記主メモリ金側シ付けるように
したことを特徴とする特許請求範囲第１項または第２項
記載の磁気バブルメモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128759A JPS5831459A (ja) | 1981-08-19 | 1981-08-19 | 磁気バブルメモリ装置 |
| GB08221877A GB2106674B (en) | 1981-08-19 | 1982-07-29 | Magnetic bubble memory device |
| DE3228967A DE3228967C2 (de) | 1981-08-19 | 1982-08-03 | Speichereinrichtung mit einem Hauptspeicher und einer Magnetblasen-Speichervorrichtung |
| US06/409,557 US4484309A (en) | 1981-08-19 | 1982-08-19 | Magnetic bubble memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128759A JPS5831459A (ja) | 1981-08-19 | 1981-08-19 | 磁気バブルメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5831459A true JPS5831459A (ja) | 1983-02-24 |
Family
ID=14992755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56128759A Pending JPS5831459A (ja) | 1981-08-19 | 1981-08-19 | 磁気バブルメモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4484309A (ja) |
| JP (1) | JPS5831459A (ja) |
| DE (1) | DE3228967C2 (ja) |
| GB (1) | GB2106674B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172359A (ja) * | 1987-01-12 | 1988-07-16 | Fujitsu Ltd | 直接メモリアクセスシステム |
| JPH03248243A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | 情報処理装置 |
-
1981
- 1981-08-19 JP JP56128759A patent/JPS5831459A/ja active Pending
-
1982
- 1982-07-29 GB GB08221877A patent/GB2106674B/en not_active Expired
- 1982-08-03 DE DE3228967A patent/DE3228967C2/de not_active Expired
- 1982-08-19 US US06/409,557 patent/US4484309A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2106674A (en) | 1983-04-13 |
| GB2106674B (en) | 1985-12-11 |
| DE3228967A1 (de) | 1983-03-10 |
| US4484309A (en) | 1984-11-20 |
| DE3228967C2 (de) | 1986-05-15 |
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