JPS5830144A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5830144A JPS5830144A JP12893381A JP12893381A JPS5830144A JP S5830144 A JPS5830144 A JP S5830144A JP 12893381 A JP12893381 A JP 12893381A JP 12893381 A JP12893381 A JP 12893381A JP S5830144 A JPS5830144 A JP S5830144A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は結晶欠陥に起因する歩留低下を防ぐことのでき
る半導体装置の製造方法に関するものである。
る半導体装置の製造方法に関するものである。
従来から半導体素子の製造工程において、電気的に活性
な領駿存在する結晶欠陥は素子特性の劣化をもたらし、
歩留り低下の原因であった。すなわち、活性領域の微小
な結晶欠陥は、少数キャリアの寿命を短かくすること、
ｐ −ｎ接合のリーク電流を増加させること等によって
素子特性を劣化させる。例えば、バイポーラ半導体素子
においては、エミッタパイプによるエミッタとコレクタ
間のリーク電流や、エミッタとべ一文間のリーク電流に
よる電流増幅率（ｈｙｘという）の低下を引き起こす。
な領駿存在する結晶欠陥は素子特性の劣化をもたらし、
歩留り低下の原因であった。すなわち、活性領域の微小
な結晶欠陥は、少数キャリアの寿命を短かくすること、
ｐ −ｎ接合のリーク電流を増加させること等によって
素子特性を劣化させる。例えば、バイポーラ半導体素子
においては、エミッタパイプによるエミッタとコレクタ
間のリーク電流や、エミッタとべ一文間のリーク電流に
よる電流増幅率（ｈｙｘという）の低下を引き起こす。
ＭＯ８型半導体素子においても結晶欠陥はＩＪ ＝り電
流による相互コンダクタンスの低下等の悪影響を及ぼし
、歩留り低下の原因となる。一方、最近になって半導体
集積回路中の素子寸法が小さくなり、かつ、半導体集積
回路を構成する素子数が多くなると、小さな結晶欠陥は
素子特性や集積回路の歩留〜りにも大きな影響を与える
。
流による相互コンダクタンスの低下等の悪影響を及ぼし
、歩留り低下の原因となる。一方、最近になって半導体
集積回路中の素子寸法が小さくなり、かつ、半導体集積
回路を構成する素子数が多くなると、小さな結晶欠陥は
素子特性や集積回路の歩留〜りにも大きな影響を与える
。
このような結晶欠陥の発生を防止するために、従来は半
導体基板の裏面に機械的損傷を与えたり、高濃度の不純
物を導入し、基板表面付近に生ずるの汚染を防ぐため、
製造工程の初期の段階で行なわれるので、この後に複雑
な熱処理が何度も施こされる。しかし、このような繰り
返し熱処理を受けると、裏面処理の効果が半減してしま
う。
導体基板の裏面に機械的損傷を与えたり、高濃度の不純
物を導入し、基板表面付近に生ずるの汚染を防ぐため、
製造工程の初期の段階で行なわれるので、この後に複雑
な熱処理が何度も施こされる。しかし、このような繰り
返し熱処理を受けると、裏面処理の効果が半減してしま
う。
さらに基板裏面に導入された不純物が高温熱処理の際に
再蒸発して、基板表面を汚染することを防止するために
、特別の工程を付加しなければならないという欠点があ
った。次に、従来のイオン注入で素子間分離領域を形成
する方法を第１図に従って説明する。
再蒸発して、基板表面を汚染することを防止するために
、特別の工程を付加しなければならないという欠点があ
った。次に、従来のイオン注入で素子間分離領域を形成
する方法を第１図に従って説明する。
半導体基板（ｐ型で比抵抗１０〜２０Ωｃｍ 。
（１１１）の面指数をもつ）１１に、シート抵抗約８０
Ω／口のｎ型埋込領域１２を砒素スピンオン拡散法によ
り形成する。
Ω／口のｎ型埋込領域１２を砒素スピンオン拡散法によ
り形成する。
次に、上記半導体基板１１上に第１の酸化膜１３を形成
し、素子間分離領域に拡散を行なうための第１の開孔部
１４を設け、イオン注入法を用いて高濃度（１０〜１０
ケΔｍ）のボロンを拡散し、シート抵抗６０〜１００
ｊＱｌｏの第１の分離領域１５を形成する。この時上記
第１の分離領域１５の内部に、イオン注入ダメージによ
る第１の結晶欠陥領域１６が形成される。（第１図ａ）
。次に、上記第１の酸化膜１３．を除去し、１０５０℃
のＳ ｉＨ４を用いたエピタキシャル法によって、厚さ
約４μｍのｎ型で比抵抗１Ω−ＣＩＩｌのエピタキシャ
ル層１７を形成する。この時、前記第１の結晶欠陥領域
１６の影響により、前記第１の結晶欠陥領域１６上のエ
ピタキシャル層１７に結晶欠陥が発生し、第２の結晶欠
陥領域１８が形成される。（第１図ｂ）しかし、上記方
法では前記第１の結晶欠陥領域１６を形成するためには
イオン注入の条件を１５ １６ １０〜１ｏ と高濃度にボロンを注入しなくてはならず
、反面、高濃度にボロンを拡散すると、エピタキシャル
層１７を形成する際にボロンのオートド−レンゲにより
、エピタキシャル層の比抵抗の制御が困難になる等の欠
点があった。
し、素子間分離領域に拡散を行なうための第１の開孔部
１４を設け、イオン注入法を用いて高濃度（１０〜１０
ケΔｍ）のボロンを拡散し、シート抵抗６０〜１００
ｊＱｌｏの第１の分離領域１５を形成する。この時上記
第１の分離領域１５の内部に、イオン注入ダメージによ
る第１の結晶欠陥領域１６が形成される。（第１図ａ）
。次に、上記第１の酸化膜１３．を除去し、１０５０℃
のＳ ｉＨ４を用いたエピタキシャル法によって、厚さ
約４μｍのｎ型で比抵抗１Ω−ＣＩＩｌのエピタキシャ
ル層１７を形成する。この時、前記第１の結晶欠陥領域
１６の影響により、前記第１の結晶欠陥領域１６上のエ
ピタキシャル層１７に結晶欠陥が発生し、第２の結晶欠
陥領域１８が形成される。（第１図ｂ）しかし、上記方
法では前記第１の結晶欠陥領域１６を形成するためには
イオン注入の条件を１５ １６ １０〜１ｏ と高濃度にボロンを注入しなくてはならず
、反面、高濃度にボロンを拡散すると、エピタキシャル
層１７を形成する際にボロンのオートド−レンゲにより
、エピタキシャル層の比抵抗の制御が困難になる等の欠
点があった。
本発明はこのような従来の欠点を除去するものであり半
導体基板表面の電気的に不活性な領域にイオン注入法や
１０００℃〜１２００℃の窒素雰囲気中で熱処理を行な
い、Ｓｉ膜をエピタキシャル成長させることによって活
性領域の結晶欠陥を不活性領域に吸収し、半導体装置の
製造工程における歩留りを向上することを目的とする。
導体基板表面の電気的に不活性な領域にイオン注入法や
１０００℃〜１２００℃の窒素雰囲気中で熱処理を行な
い、Ｓｉ膜をエピタキシャル成長させることによって活
性領域の結晶欠陥を不活性領域に吸収し、半導体装置の
製造工程における歩留りを向上することを目的とする。
本発明は不活性な領域のＳｔのエピタキシャル成長膜に
発生した結晶欠陥により、半導体表面の電気的に活性な
領域の結晶欠陥を吸収しようというものである。
発生した結晶欠陥により、半導体表面の電気的に活性な
領域の結晶欠陥を吸収しようというものである。
不活性領域としては、バイポーラ集積回路の素子間分離
領域やＭＯ８型集積回路のフィールド領域等が使用可能
である。次に本発明の一実施例として、バイポーラ集積
回路の素子間分離領域に結晶欠陥を設け、活性領域内の
結晶欠陥を除去する方法について、第２図ａ ％ Ｃに
従りて説明する。
領域やＭＯ８型集積回路のフィールド領域等が使用可能
である。次に本発明の一実施例として、バイポーラ集積
回路の素子間分離領域に結晶欠陥を設け、活性領域内の
結晶欠陥を除去する方法について、第２図ａ ％ Ｃに
従りて説明する。
まず、第２図ａに示すように、半導体基板（ｐ型で比抵
抗１０〜２ｏΩ−ｃｍ、（１１１）の面指数をもつ）２
１に、シート抵抗約８０Ω沖のｎ型埋込領域２２を砒素
スピンオン拡散法により形成する。次に、上記半導体基
板上に第１の酸化膜２３を形成し、素子間分離領域に拡
散を行なうための第１の開孔部２４を設け、Ｂ Ｓ Ｇ
（ＢａｒｏｎＳｉｌｉｃａｔｅ Ｇｌａｓｓ）を用い
た拡散あるいは、イオン注入法を用いてボロンを拡散し
、シート抵抗４００Ω、ｂの第１の分離領域２５を形成
する。次に、前記第１の酸化膜２３をマスクにして前記
第１の分離領域２５にムｒまたはＳｉ等を５０〜１６０
Ｋｅｖの注入エネルギーで、不純物注入量が約１０外ω
以上でイオン注入を行ない、半導体基板表面に第１の結
晶欠陥領域２６を形成する。またイオン注入のかわりに
前記半導体基板２１を１２００℃の高温窒素雰囲気中で
４〜６時間熱処理を行ない、上記第１の分離領域２６の
半導体基板素面に第１の結晶欠陥領域２６を形成する（
第２図ａ）。
抗１０〜２ｏΩ−ｃｍ、（１１１）の面指数をもつ）２
１に、シート抵抗約８０Ω沖のｎ型埋込領域２２を砒素
スピンオン拡散法により形成する。次に、上記半導体基
板上に第１の酸化膜２３を形成し、素子間分離領域に拡
散を行なうための第１の開孔部２４を設け、Ｂ Ｓ Ｇ
（ＢａｒｏｎＳｉｌｉｃａｔｅ Ｇｌａｓｓ）を用い
た拡散あるいは、イオン注入法を用いてボロンを拡散し
、シート抵抗４００Ω、ｂの第１の分離領域２５を形成
する。次に、前記第１の酸化膜２３をマスクにして前記
第１の分離領域２５にムｒまたはＳｉ等を５０〜１６０
Ｋｅｖの注入エネルギーで、不純物注入量が約１０外ω
以上でイオン注入を行ない、半導体基板表面に第１の結
晶欠陥領域２６を形成する。またイオン注入のかわりに
前記半導体基板２１を１２００℃の高温窒素雰囲気中で
４〜６時間熱処理を行ない、上記第１の分離領域２６の
半導体基板素面に第１の結晶欠陥領域２６を形成する（
第２図ａ）。
次に、上記第１の酸化膜２３を除去し、１０５０℃の５
ｉＨｎ を用いたエピタキシャル法によって、厚さ約４
μｍのｎ型で比抵抗１Ω−ｃｍのエピタキシャル層す了
を形成する。この時、前記第１の結晶欠陥領域２６の影
響により、前記第１の結晶欠陥領域２６上のエピタキシ
ャル層２７に結晶欠陥が発生し、第２の結晶欠陥領域２
８が形成される（第２図ｂ）。
ｉＨｎ を用いたエピタキシャル法によって、厚さ約４
μｍのｎ型で比抵抗１Ω−ｃｍのエピタキシャル層す了
を形成する。この時、前記第１の結晶欠陥領域２６の影
響により、前記第１の結晶欠陥領域２６上のエピタキシ
ャル層２７に結晶欠陥が発生し、第２の結晶欠陥領域２
８が形成される（第２図ｂ）。
次に前記エピタキシャル層１７上に第２の酸化膜２ｅを
形成し、素子間分離領域に拡散を行なうための第２の開
孔部３ｏを設けＢＳＧを用いた拡散により４０Ω沖の第
２の分離領域３１を形成する。
形成し、素子間分離領域に拡散を行なうための第２の開
孔部３ｏを設けＢＳＧを用いた拡散により４０Ω沖の第
２の分離領域３１を形成する。
この際に、上記第２の分離領域３１は横方向にも拡散す
るため、上記第２の結晶欠陥領域２８よりも外側に広が
って形成される（第１図Ｃ）。
るため、上記第２の結晶欠陥領域２８よりも外側に広が
って形成される（第１図Ｃ）。
このあとの上記エピタキシャル層２７の第１゜２の分離
領域２５．３１で囲まれた活性領域２７′にコレクタ、
ベース、エミッタを形成スる際に、拡散あるいは熱処理
等を行なうが、その際に発生した結晶欠陥を上記第２の
結晶欠陥２８で吸収し、活性領域２７′内の結晶欠陥発
生を防止することができる。
領域２５．３１で囲まれた活性領域２７′にコレクタ、
ベース、エミッタを形成スる際に、拡散あるいは熱処理
等を行なうが、その際に発生した結晶欠陥を上記第２の
結晶欠陥２８で吸収し、活性領域２７′内の結晶欠陥発
生を防止することができる。
しかも、前記第２の結晶欠陥領域２８が第１゜２の分離
領域２５，３１内に含まれるため、活性領域２７′と第
１，２の分離領域２５．３１の接合表面には結晶欠陥は
存在せず、コレクタと基板間のリーク電流の発生はなく
、耐圧は低下しない。
領域２５，３１内に含まれるため、活性領域２７′と第
１，２の分離領域２５．３１の接合表面には結晶欠陥は
存在せず、コレクタと基板間のリーク電流の発生はなく
、耐圧は低下しない。
さらに第２の実施例として、結晶欠陥領域を分離領域の
内部に確実に形成する方法を第３図に従って説明する。
内部に確実に形成する方法を第３図に従って説明する。
半導体基板（ｐ型で比抵抗１０〜２ｏΩ−ｃｍ 。
（１１１）の面指数をもつ）４０Ｋ、シート抵抗約８０
Ω沖のｎ型埋込領域４１を砒素スピンオン拡散法により
形成する。
Ω沖のｎ型埋込領域４１を砒素スピンオン拡散法により
形成する。
次に上記半導体基板４ｏ上に第１の酸化膜４２を形成し
、さらに上記第１の酸化膜４２上にホトレジスト膜イ３
を形成し、素子間分離領域内の所定の位置に素子間分離
領域より所定距離だけせまい、第１の開口部４４を設け
る（第３図ａ）。
、さらに上記第１の酸化膜４２上にホトレジスト膜イ３
を形成し、素子間分離領域内の所定の位置に素子間分離
領域より所定距離だけせまい、第１の開口部４４を設け
る（第３図ａ）。
次に、前記ホトレジスト膜４３をエツチングマスクとし
て、ＨＦ及びＮＨ４Ｉ系の混合液を用いて、前記第１の
酸化膜４２をオーバーエツチングし、上記第′１の開口
部４４より所定の距離だけ広くした第２の開孔部４６を
一形成する。さらに、上記ホトレジスト膜４３をマスク
にし、ムｒまたはＳｔ等を５０〜１５０に＠Ｖの注入エ
ネルギーで不純物注入量が約１０ケ々以上でイオン注入
を行ない、？導体基板表面に第１の結晶欠陥領域４６を
形成する（第３図ｂ）、 次に、上記ホトレジスト膜４３を除去し、前記第２の開
孔部４６にＢＳＧ膜４７を形成し、熱処理することによ
り、シート抵抗４００Ω７んの第１の分離領域４８を形
成する（第３図Ｃ）。
て、ＨＦ及びＮＨ４Ｉ系の混合液を用いて、前記第１の
酸化膜４２をオーバーエツチングし、上記第′１の開口
部４４より所定の距離だけ広くした第２の開孔部４６を
一形成する。さらに、上記ホトレジスト膜４３をマスク
にし、ムｒまたはＳｔ等を５０〜１５０に＠Ｖの注入エ
ネルギーで不純物注入量が約１０ケ々以上でイオン注入
を行ない、？導体基板表面に第１の結晶欠陥領域４６を
形成する（第３図ｂ）、 次に、上記ホトレジスト膜４３を除去し、前記第２の開
孔部４６にＢＳＧ膜４７を形成し、熱処理することによ
り、シート抵抗４００Ω７んの第１の分離領域４８を形
成する（第３図Ｃ）。
次に、上記ＢＳＧ膜４７及び第１の酸化膜４２を除去し
、１０６０℃ＳｉＨ４を用いたエピタキシャル法によっ
て、厚さ４μｍのｎ型で比抵抗１２−印のエピタキシャ
ル層４９を形成する。この時、前記第１の結晶欠陥領域
４６の影響により、上記第１の結晶欠陥領域４６上のエ
ピタキシャル層４９に結晶欠陥が発生し、第２の結晶欠
陥領域６ｏが形成される（第３図ｄ）。
、１０６０℃ＳｉＨ４を用いたエピタキシャル法によっ
て、厚さ４μｍのｎ型で比抵抗１２−印のエピタキシャ
ル層４９を形成する。この時、前記第１の結晶欠陥領域
４６の影響により、上記第１の結晶欠陥領域４６上のエ
ピタキシャル層４９に結晶欠陥が発生し、第２の結晶欠
陥領域６ｏが形成される（第３図ｄ）。
次に、前記エピタキシャル層４９上に、第２の酸化膜６
１を形成し、素子間分離領域に拡散を行なうための前記
第１の開孔部４４より、所定の距離だけ広い第３の開孔
部５２を設け、ＢＳＧを用いた拡散により４ｏΩ２んの
第２の分離領域６３を形成する、 上記工程により、前記第２の結晶欠陥領域５１は、上記
第２の分離領域６３内に含まれるため、活性領域４９′
と第２の分離領域６３の接合表面には結晶欠陥は存在せ
ず、コレクタと基板間のリーク電流の発生はなく、さら
に耐圧も低下しない。
１を形成し、素子間分離領域に拡散を行なうための前記
第１の開孔部４４より、所定の距離だけ広い第３の開孔
部５２を設け、ＢＳＧを用いた拡散により４ｏΩ２んの
第２の分離領域６３を形成する、 上記工程により、前記第２の結晶欠陥領域５１は、上記
第２の分離領域６３内に含まれるため、活性領域４９′
と第２の分離領域６３の接合表面には結晶欠陥は存在せ
ず、コレクタと基板間のリーク電流の発生はなく、さら
に耐圧も低下しない。
以上のように、本発明は、基板の裏面処理に比べて、短
かい工程で行なうことができ、しかも、基板裏面に不純
物を高濃度に拡散して、結晶欠陥を裏面に吸収する方法
と比較して、本発明のように、不活性領域にて吸収する
方が活性領域と距離的に近いので、欠陥吸収効果も大き
い。また、上記第２の結晶欠陥６１は、エピタキシャル
成長の際に、結晶のズレが発生しｔ９ためにできたもの
で、以後熱処理を繰りかえしても、成長することはなく
、活性領域に悪影響を及ぼさず、リーク電流の増大、耐
圧が低下することはない。さらに、従来のよ５１Ｃ、ボ
ロン等を高濃度に注入して欠陥部分を形成すると、オー
トドーピングによりエピタキシャル層の比抵抗に悪影響
を及ぼすが、本発明のように、ムｒまたはＳｉ等の不活
性な不純物をイオなく、エピタキシャル層の比抵抗に悪
影響は及ぼさない。以上のように本発明は活性領域の結
晶欠陥を不活性領域に吸収し、半導体装置の製造工程に
おける歩留りを向上することができる。
かい工程で行なうことができ、しかも、基板裏面に不純
物を高濃度に拡散して、結晶欠陥を裏面に吸収する方法
と比較して、本発明のように、不活性領域にて吸収する
方が活性領域と距離的に近いので、欠陥吸収効果も大き
い。また、上記第２の結晶欠陥６１は、エピタキシャル
成長の際に、結晶のズレが発生しｔ９ためにできたもの
で、以後熱処理を繰りかえしても、成長することはなく
、活性領域に悪影響を及ぼさず、リーク電流の増大、耐
圧が低下することはない。さらに、従来のよ５１Ｃ、ボ
ロン等を高濃度に注入して欠陥部分を形成すると、オー
トドーピングによりエピタキシャル層の比抵抗に悪影響
を及ぼすが、本発明のように、ムｒまたはＳｉ等の不活
性な不純物をイオなく、エピタキシャル層の比抵抗に悪
影響は及ぼさない。以上のように本発明は活性領域の結
晶欠陥を不活性領域に吸収し、半導体装置の製造工程に
おける歩留りを向上することができる。
第１図ａ、ｂは従来の分離領域形成方法を説明するため
の半導体装置の断面図、第２図ａ ”’−ａは本発明の
第１の実施例を説明するための半導体装置の断面図、第
３図ａ ％ ｅは本発明の第２の実施例を説明するため
の半導体装置の断面図である。 ２１．４０・・・・・・Ｓｌ基板、２７，４９・・・・
・・エピタキシャル層、２５．４８・・・・・・第１の
分離領域、２６゜４６・・・・・・第１の結晶欠陥領域
、２８，５１・・・−・・第２の結晶欠陥領域、３１，
５３・・・・・・第２の分離領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１Ａ
２ 図 蘂２図 易 ３ 図 蘂３図
の半導体装置の断面図、第２図ａ ”’−ａは本発明の
第１の実施例を説明するための半導体装置の断面図、第
３図ａ ％ ｅは本発明の第２の実施例を説明するため
の半導体装置の断面図である。 ２１．４０・・・・・・Ｓｌ基板、２７，４９・・・・
・・エピタキシャル層、２５．４８・・・・・・第１の
分離領域、２６゜４６・・・・・・第１の結晶欠陥領域
、２８，５１・・・−・・第２の結晶欠陥領域、３１，
５３・・・・・・第２の分離領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１Ａ
２ 図 蘂２図 易 ３ 図 蘂３図
Claims (1)
- 一導電形の半導体基板の主表面の一部領域に第１の結晶
欠陥領域を形成する工程と、前記半導体基板主表面にエ
ピタキシャル層を形成し、前記第１の結晶欠陥領域上の
エピタキシャル層に第２の結晶欠陥領域を形成する工程
と、前記エピタキシャル層を貫通して前記−導電形の分
離領域を前記第２の結晶欠陥領域が前記分離領域に含ま
れるように形成する工程とよりなる半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12893381A JPS5830144A (ja) | 1981-08-18 | 1981-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12893381A JPS5830144A (ja) | 1981-08-18 | 1981-08-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5830144A true JPS5830144A (ja) | 1983-02-22 |
Family
ID=14996985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12893381A Pending JPS5830144A (ja) | 1981-08-18 | 1981-08-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5830144A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232324A (ja) * | 1996-02-23 | 1997-09-05 | Nec Corp | 半導体基板及びその製造方法 |
-
1981
- 1981-08-18 JP JP12893381A patent/JPS5830144A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232324A (ja) * | 1996-02-23 | 1997-09-05 | Nec Corp | 半導体基板及びその製造方法 |
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