JPS6332251B2 - - Google Patents
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- JPS6332251B2 JPS6332251B2 JP20546681A JP20546681A JPS6332251B2 JP S6332251 B2 JPS6332251 B2 JP S6332251B2 JP 20546681 A JP20546681 A JP 20546681A JP 20546681 A JP20546681 A JP 20546681A JP S6332251 B2 JPS6332251 B2 JP S6332251B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関するもので
あり、結晶欠陥に起因する歩留り低下を防ぐこと
を目的とする。
あり、結晶欠陥に起因する歩留り低下を防ぐこと
を目的とする。
従来から半導体素子の製造工程において、電気
的に活性な領域に存在する結晶欠陥は素子特性の
劣化をもたらし、歩留り低下の原因であつた。
的に活性な領域に存在する結晶欠陥は素子特性の
劣化をもたらし、歩留り低下の原因であつた。
最近のように半導体集積回路中の素子寸法がよ
り小さくなり、かつ、半導体集積回路を構成する
素子数が多くなると、小さな結晶欠陥は素子特性
や集積回路の歩留りに大きな影響を与える。
り小さくなり、かつ、半導体集積回路を構成する
素子数が多くなると、小さな結晶欠陥は素子特性
や集積回路の歩留りに大きな影響を与える。
従来、このような結晶欠陥の発生を防止するた
めに、半導体基板の裏面に機械的損傷を与えたり
高濃度の不純物を導入し、基板表面付近に生ずる
結晶欠陥を裏面に吸収する方法が用いられてい
た。
めに、半導体基板の裏面に機械的損傷を与えたり
高濃度の不純物を導入し、基板表面付近に生ずる
結晶欠陥を裏面に吸収する方法が用いられてい
た。
そして、このような裏面の処理は通常、基板表
面の汚染を防ぐため、製造工程の初期の段階で行
なわれるので、この後に、複雑な熱処理が何度も
施こされる。しかし、このような繰り返し熱処理
を受けると、裏面処理の効果が半減してしまう。
さらに、基板裏面に導入された不純物が高温熱処
理の際に再蒸発して、基板表面を汚染することを
防止するために、特別な工程を付加しなければな
らないという欠点があつた。
面の汚染を防ぐため、製造工程の初期の段階で行
なわれるので、この後に、複雑な熱処理が何度も
施こされる。しかし、このような繰り返し熱処理
を受けると、裏面処理の効果が半減してしまう。
さらに、基板裏面に導入された不純物が高温熱処
理の際に再蒸発して、基板表面を汚染することを
防止するために、特別な工程を付加しなければな
らないという欠点があつた。
以下、従来のイオン注入あるいは熱拡散で素子
間分離領域を形成する方法を第１図ａ，ｂに従つ
て説明する。半導体基板（Ｐ型で比抵抗10〜20Ω
−cm、（111）の面指数をもつ）１１に、シート抵
抗約80Ω／□のｎ型埋込領域１２を砒素スピンオ
ン拡散法により形成する。
間分離領域を形成する方法を第１図ａ，ｂに従つ
て説明する。半導体基板（Ｐ型で比抵抗10〜20Ω
−cm、（111）の面指数をもつ）１１に、シート抵
抗約80Ω／□のｎ型埋込領域１２を砒素スピンオ
ン拡散法により形成する。
次に、上記半導体基板１１上に第１の酸化膜１
３を形成し、素子間分離領域に拡散を行なうため
の第１の開孔部１４を設け、イオン注入法を用い
て高濃度（1015〜1016□／cm2）のボロンを拡散
し、シート抵抗50〜100Ω／□の第１の分離領域
１５を形成する。この時、上記第１の分離領域１
５の内部にイオン注入損傷による第１の結晶欠陥
領域１６が形成される（第１図ａ）。次に、上記
第１の酸化膜１３を除去し、1050℃のSiH4を用
いたエピタキシヤル法によつて、厚さ4μｍのｎ
型で比抵抗１Ω−cmのエピタキシヤル層１７を形
成する。この時、前記第１の結晶欠陥領域１６の
影響により、前記第１の結晶欠陥領域１６上のエ
ピタキシヤル層１７に結晶欠陥が発生し、第２の
結晶欠陥領域１８が形成される （第１図ｂ）。
３を形成し、素子間分離領域に拡散を行なうため
の第１の開孔部１４を設け、イオン注入法を用い
て高濃度（1015〜1016□／cm2）のボロンを拡散
し、シート抵抗50〜100Ω／□の第１の分離領域
１５を形成する。この時、上記第１の分離領域１
５の内部にイオン注入損傷による第１の結晶欠陥
領域１６が形成される（第１図ａ）。次に、上記
第１の酸化膜１３を除去し、1050℃のSiH4を用
いたエピタキシヤル法によつて、厚さ4μｍのｎ
型で比抵抗１Ω−cmのエピタキシヤル層１７を形
成する。この時、前記第１の結晶欠陥領域１６の
影響により、前記第１の結晶欠陥領域１６上のエ
ピタキシヤル層１７に結晶欠陥が発生し、第２の
結晶欠陥領域１８が形成される （第１図ｂ）。
しかし、上記従来の方法では、前記第１の結晶
欠陥領域１６を形成するためには、イオン注入の
条件を1015〜1016と高濃度にボロンを注入しなく
てはならず、反面、高濃度にボロンを拡散する
と、エピタキシヤル層１７を形成する際にボロン
のオートドーピングにより、エピタキシヤル層１
７の比抵抗の制御が困難になるなどの欠点があつ
た。
欠陥領域１６を形成するためには、イオン注入の
条件を1015〜1016と高濃度にボロンを注入しなく
てはならず、反面、高濃度にボロンを拡散する
と、エピタキシヤル層１７を形成する際にボロン
のオートドーピングにより、エピタキシヤル層１
７の比抵抗の制御が困難になるなどの欠点があつ
た。
本発明は、このような従来の欠点を除去するも
のであり、表面を除く半導体基板内部に熱処理に
より結晶欠陥を形成し、電気的に不活性な領域の
結晶欠陥を、表面に露出させ、Si膜をエピタキシ
ヤル成長させることによつて、活性領域を結晶欠
陥で囲み、活性領域の結晶欠陥を不活性領域の結
晶欠陥で吸収し、半導体装置の製造工程における
歩留りを向上することを目的とする。なお、不活
性領域としては、バイポーラ集積回路の素子間分
離領域や、MOS型集積回路のフイールド領域等
が使用可能である。
のであり、表面を除く半導体基板内部に熱処理に
より結晶欠陥を形成し、電気的に不活性な領域の
結晶欠陥を、表面に露出させ、Si膜をエピタキシ
ヤル成長させることによつて、活性領域を結晶欠
陥で囲み、活性領域の結晶欠陥を不活性領域の結
晶欠陥で吸収し、半導体装置の製造工程における
歩留りを向上することを目的とする。なお、不活
性領域としては、バイポーラ集積回路の素子間分
離領域や、MOS型集積回路のフイールド領域等
が使用可能である。
次に本発明の一実施例として、バイポーラ集積
回路の素子間分離領域に結晶欠陥を形成し、活性
領域内の結晶欠陥を除去する方法について第２図
ａ〜ｆに従つて説明する。まず第２図ａに示すよ
うに、半導体基板（Ｐ型で比抵抗10〜20Ω−cm、
（111）の面指数をもつ）２１を1100℃0.3％酸素
を含むArガス雰囲気中で約２〜４時間、600〜
700℃ O2ガス雰囲気で約16時間、1000℃ O2雰
囲気で６時間熱処理を行ない、半導体基板２１の
表面および裏面に１〜10μｍの深さ無欠陥層２２
を形成し、上記無欠陥層２２を除く領域に結晶欠
陥密度104〜106□／cm2の第１の結晶欠陥領域２３
を形成する。上記無欠陥層２２の深さは上記熱処
理条件によつて任意に定めることができる。次に
上記半導体基板２１にシート抵抗約80Ω／□のｎ
型埋込領域２４を砒素スピンオン拡散法により形
成する（第２図ａ）。
回路の素子間分離領域に結晶欠陥を形成し、活性
領域内の結晶欠陥を除去する方法について第２図
ａ〜ｆに従つて説明する。まず第２図ａに示すよ
うに、半導体基板（Ｐ型で比抵抗10〜20Ω−cm、
（111）の面指数をもつ）２１を1100℃0.3％酸素
を含むArガス雰囲気中で約２〜４時間、600〜
700℃ O2ガス雰囲気で約16時間、1000℃ O2雰
囲気で６時間熱処理を行ない、半導体基板２１の
表面および裏面に１〜10μｍの深さ無欠陥層２２
を形成し、上記無欠陥層２２を除く領域に結晶欠
陥密度104〜106□／cm2の第１の結晶欠陥領域２３
を形成する。上記無欠陥層２２の深さは上記熱処
理条件によつて任意に定めることができる。次に
上記半導体基板２１にシート抵抗約80Ω／□のｎ
型埋込領域２４を砒素スピンオン拡散法により形
成する（第２図ａ）。
次に上記半導体基板上に第１の酸化膜２５を形
成し、素子間分離領域に拡散を行なうための第１
の開孔部２６を設ける（第２図ｂ）。
成し、素子間分離領域に拡散を行なうための第１
の開孔部２６を設ける（第２図ｂ）。
次に上記第１の酸化膜２５をマスクにして、
HF−HNO3系のエツチング液あるいはCCl4ガス
を用いたドライエツチング方法により、上記半導
体基板２１表面を１〜数＋μｍだけ表面の無欠陥
Si層をエツチングし、凹部２６を形成し、上記第
１の結晶欠陥領域２３を表面に露出させる（第２
図ｃ）。
HF−HNO3系のエツチング液あるいはCCl4ガス
を用いたドライエツチング方法により、上記半導
体基板２１表面を１〜数＋μｍだけ表面の無欠陥
Si層をエツチングし、凹部２６を形成し、上記第
１の結晶欠陥領域２３を表面に露出させる（第２
図ｃ）。
次に上記凹部２６の内部に、上記第１の酸化膜
２５をマスクにして、BSG（Boron Silicate
Glass）を用いた拡散あるいは、イオン注入法を
用いてボロン拡散し、シート抵抗約400Ω／□の
第１の分離領域２７を形成する（第２図ｄ）。
２５をマスクにして、BSG（Boron Silicate
Glass）を用いた拡散あるいは、イオン注入法を
用いてボロン拡散し、シート抵抗約400Ω／□の
第１の分離領域２７を形成する（第２図ｄ）。
次に、上記第１の酸化膜２５を除去し、1050℃
のSiH4を用いたエピタキシヤル法によつて、厚
さ約4μｍのｎ型で比低抗１Ω−cmのエピタキシ
ヤル層２８を形成する。この時凹部２６内に露出
した第１の結晶欠陥領域２３の影響により、前記
露出した第１の結晶欠陥領域２３上のエピタキシ
ヤル層２８に結晶欠陥が発生し、第２の結晶欠陥
領域２９が形成される（第２図ｅ）。
のSiH4を用いたエピタキシヤル法によつて、厚
さ約4μｍのｎ型で比低抗１Ω−cmのエピタキシ
ヤル層２８を形成する。この時凹部２６内に露出
した第１の結晶欠陥領域２３の影響により、前記
露出した第１の結晶欠陥領域２３上のエピタキシ
ヤル層２８に結晶欠陥が発生し、第２の結晶欠陥
領域２９が形成される（第２図ｅ）。
次に前記エピタキシヤル層２８上に第２の酸化
膜３０を形成し、素子間分離領域に拡散を行なう
ための第２の開孔部３１を設け、BSGを用いた
拡散により約40Ω／□の第２の分離領域３２を形
成する。この際に、上記第２の分離領域３２は横
方向にも拡散するため、上記第２の結晶欠陥領域
２９よりも外側に広がつて形成される（第２図
ｆ）。
膜３０を形成し、素子間分離領域に拡散を行なう
ための第２の開孔部３１を設け、BSGを用いた
拡散により約40Ω／□の第２の分離領域３２を形
成する。この際に、上記第２の分離領域３２は横
方向にも拡散するため、上記第２の結晶欠陥領域
２９よりも外側に広がつて形成される（第２図
ｆ）。
このあとの、上記エピタキシヤル層２８の第
１、第２の分離領域２７，３２で囲まれた活性領
域２８′にコレクタ、ベース・エミツタを形成す
る際に、拡散あるいは熱処理等を行なうが、その
際に、発生した結晶欠陥を上記第１の結晶欠陥領
域２３あるいは上記第２の結晶欠陥領域２９で吸
収し、活性領域２８′内の結晶欠陥発生を防止す
ることができる。しかも、第２の結晶欠陥領域２
９は、第１、第２の分離領域２７，３２内に含ま
れるため、活性領域２８′と第１、第２の分離領
域２７，３２の接合表面には結晶欠陥は存在せ
ず、ゆえにコレクタと基板間のリーク電流の発生
はなく、耐圧は低下しない。
１、第２の分離領域２７，３２で囲まれた活性領
域２８′にコレクタ、ベース・エミツタを形成す
る際に、拡散あるいは熱処理等を行なうが、その
際に、発生した結晶欠陥を上記第１の結晶欠陥領
域２３あるいは上記第２の結晶欠陥領域２９で吸
収し、活性領域２８′内の結晶欠陥発生を防止す
ることができる。しかも、第２の結晶欠陥領域２
９は、第１、第２の分離領域２７，３２内に含ま
れるため、活性領域２８′と第１、第２の分離領
域２７，３２の接合表面には結晶欠陥は存在せ
ず、ゆえにコレクタと基板間のリーク電流の発生
はなく、耐圧は低下しない。
本発明は、基板裏面に高濃度に不純分を拡散し
て結晶欠陥を裏面にて吸収する方法と比べて工程
が短かく、簡単で、しかも活性領域を囲んだ距離
的に近い領域で吸収するので、欠陥吸収効果が大
きい。しかも、上記第２の結晶欠陥はエピタキシ
ヤル成長の際に結晶のズレが生じ発生したもの
で、以後熱処理をくりかえしても成長して大きく
ならず、活性領域に悪影響を及ぼし、リーク電流
の増大、耐圧の低下などはない。さらに従来例の
ように、ボロン等を高濃度にイオン注入して欠陥
を形成すると、エピタキシヤル成長の際オートド
ーピングがおこり、エピタキシヤル層の比抵抗に
悪影響を及ぼすが本発明ではこのような問題はな
い。
て結晶欠陥を裏面にて吸収する方法と比べて工程
が短かく、簡単で、しかも活性領域を囲んだ距離
的に近い領域で吸収するので、欠陥吸収効果が大
きい。しかも、上記第２の結晶欠陥はエピタキシ
ヤル成長の際に結晶のズレが生じ発生したもの
で、以後熱処理をくりかえしても成長して大きく
ならず、活性領域に悪影響を及ぼし、リーク電流
の増大、耐圧の低下などはない。さらに従来例の
ように、ボロン等を高濃度にイオン注入して欠陥
を形成すると、エピタキシヤル成長の際オートド
ーピングがおこり、エピタキシヤル層の比抵抗に
悪影響を及ぼすが本発明ではこのような問題はな
い。
以上のように、本発明は、基板表面を除いた基
板内部に欠陥を作り、不活性領域の基板表面層を
エツチングし、凹部を作り欠陥を露出させ、その
後、エピタキシヤル層を形成することにより、エ
ピタキシヤル層に欠陥を形成し、前記欠陥により
活性領域の欠陥を吸収することができる半導体装
置の製造方法であり、工業上の利用価置が高いも
のである。
板内部に欠陥を作り、不活性領域の基板表面層を
エツチングし、凹部を作り欠陥を露出させ、その
後、エピタキシヤル層を形成することにより、エ
ピタキシヤル層に欠陥を形成し、前記欠陥により
活性領域の欠陥を吸収することができる半導体装
置の製造方法であり、工業上の利用価置が高いも
のである。
第１図ａ，ｂは従来の半導体装置の製造方法を
示す工程断面図、第２図ａ〜ｆは本発明の実施例
における半導体装置の製造方法を示す工程断面図
である。 ２１……Si基板、２２……無欠陥層、２３……
第１の結晶欠陥領域、２９……第２の結晶欠陥領
域、２７……第１の分離領域、３２……第２の分
離領域、２８……エピタキシヤル層。
示す工程断面図、第２図ａ〜ｆは本発明の実施例
における半導体装置の製造方法を示す工程断面図
である。 ２１……Si基板、２２……無欠陥層、２３……
第１の結晶欠陥領域、２９……第２の結晶欠陥領
域、２７……第１の分離領域、３２……第２の分
離領域、２８……エピタキシヤル層。
Claims (1)
- １ 一導電形半導体基板を熱処理して、前記半導
体基板内部に第１の結晶欠陥領域を残す工程と、
前記半導体基板表面の不活性な領域をエツチング
して凹部を形成し、前記第１の結晶欠陥領域を露
出させる工程と、前記半導体基板主表面にエピタ
キシヤル層を形成し、前記露出した第１の結晶欠
陥領域上の半導体薄膜に第２の結晶欠陥領域を形
成する工程とを有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20546681A JPS58106845A (ja) | 1981-12-18 | 1981-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20546681A JPS58106845A (ja) | 1981-12-18 | 1981-12-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58106845A JPS58106845A (ja) | 1983-06-25 |
| JPS6332251B2 true JPS6332251B2 (ja) | 1988-06-29 |
Family
ID=16507326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20546681A Granted JPS58106845A (ja) | 1981-12-18 | 1981-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106845A (ja) |
-
1981
- 1981-12-18 JP JP20546681A patent/JPS58106845A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58106845A (ja) | 1983-06-25 |
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