JPS5828679B2 - 半導体記憶装置の書込み回路 - Google Patents
半導体記憶装置の書込み回路Info
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- JPS5828679B2 JPS5828679B2 JP54051242A JP5124279A JPS5828679B2 JP S5828679 B2 JPS5828679 B2 JP S5828679B2 JP 54051242 A JP54051242 A JP 54051242A JP 5124279 A JP5124279 A JP 5124279A JP S5828679 B2 JPS5828679 B2 JP S5828679B2
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
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Description
【発明の詳細な説明】
本発明は半導体記憶装置の書込み回路、特に接合短絡型
あるいはヒユーズ溶断型のプログラム可能な読出し専用
メモリ（以下ＦＲＯＭと称する）における書込み回路の
改良に関する。
あるいはヒユーズ溶断型のプログラム可能な読出し専用
メモリ（以下ＦＲＯＭと称する）における書込み回路の
改良に関する。
接合短絡型のＰ Ｒ，ＯＭは、周知の如く、各記憶セル
毎に２個のダイオードを逆方向に直列接続して各行列線
間に接続し、一方のダイオード接合を通電により短絡す
るか否かで情報を記憶させるものであって、各記憶セル
は通常はベース電極を設けないトランジスタ構造を有し
、エミッタベース接合を短絡すべき接合、ベース・コレ
クタ接合を電流の回り込み防止用ダイオードに用いてい
る。
毎に２個のダイオードを逆方向に直列接続して各行列線
間に接続し、一方のダイオード接合を通電により短絡す
るか否かで情報を記憶させるものであって、各記憶セル
は通常はベース電極を設けないトランジスタ構造を有し
、エミッタベース接合を短絡すべき接合、ベース・コレ
クタ接合を電流の回り込み防止用ダイオードに用いてい
る。
そしてその書込み時には、デコーダ出力に対応した所定
のビット線に、例えば最大２０Ｖといった比較的高い電
圧と、例えば１２０ｍＡといった比較的大きな電流が流
され、これにより所定の記憶セルの接合短絡を行うもの
である。
のビット線に、例えば最大２０Ｖといった比較的高い電
圧と、例えば１２０ｍＡといった比較的大きな電流が流
され、これにより所定の記憶セルの接合短絡を行うもの
である。
従ってデコーダ出力に応じて書込み電流をスイッチする
ための書込み系の回路は高い耐圧が必要となる。
ための書込み系の回路は高い耐圧が必要となる。
このような書込み回路の代表的従来例を第１図に示す。
第１図の回路の動作を簡単に説明すると、書込み電流入
力は端子１に与えられ、抵抗Ｒ１及びツェナー・ダイオ
ードＤＺから成るオン電圧制御回路によって設定される
オン電圧、例えば１４Ｖ以上のとき、ＰＮＰトランジス
タＱ１．Ｑ′１がオン状態となる。
力は端子１に与えられ、抵抗Ｒ１及びツェナー・ダイオ
ードＤＺから成るオン電圧制御回路によって設定される
オン電圧、例えば１４Ｖ以上のとき、ＰＮＰトランジス
タＱ１．Ｑ′１がオン状態となる。
一方、デコーダ出力アンド・ゲートを構成するダイオー
ド群Ｄｉ 、 Ｄｉ’の入力の１つ以上が低レベルにあ
ればトランジスタＱｔ ＋ Ｑ；のコレクタ電流を引込
み、ＮＰＮトランジスタＱ２．Ｑ２はオフ状態に保たれ
るが、ダイオード群Ｄｉの全入力が高レベルである選択
された書込み回路ではトランジスタＱ２はベース電流が
供給され導通ずる。
ド群Ｄｉ 、 Ｄｉ’の入力の１つ以上が低レベルにあ
ればトランジスタＱｔ ＋ Ｑ；のコレクタ電流を引込
み、ＮＰＮトランジスタＱ２．Ｑ２はオフ状態に保たれ
るが、ダイオード群Ｄｉの全入力が高レベルである選択
された書込み回路ではトランジスタＱ２はベース電流が
供給され導通ずる。
かくして書込み電流はトランジスタＱ２を介してビット
線２へ供給され、他方で選択されたワード線３との間に
接続された記憶セル・トランジスタＱｃのエミッタ・ベ
ース接合を短絡して書込みを行うものである。
線２へ供給され、他方で選択されたワード線３との間に
接続された記憶セル・トランジスタＱｃのエミッタ・ベ
ース接合を短絡して書込みを行うものである。
尚、オン電圧制御回路は、各書込み回路に対して共通に
設けられ、干渉防止のためのダイオードＤ１．Ｄ２．・
・・・を介して接続されるものである。
設けられ、干渉防止のためのダイオードＤ１．Ｄ２．・
・・・を介して接続されるものである。
このような従来の書込み回路は、所要の書込み電流入力
がオン電圧制御回路への分流及び僅かではあるが非選択
デコーダへの流入弁だけ減少してしまう問題がある。
がオン電圧制御回路への分流及び僅かではあるが非選択
デコーダへの流入弁だけ減少してしまう問題がある。
しかるに記憶セルの書込みは、接合に逆方向の大電流を
流すことにより熱的に接合を破壊短絡させることによっ
てなされるのであるから、書込み電流値が厳密に設定さ
れていない場合には、書込みが不確実になったり逆に熱
的悪影響を生じたりすることになる。
流すことにより熱的に接合を破壊短絡させることによっ
てなされるのであるから、書込み電流値が厳密に設定さ
れていない場合には、書込みが不確実になったり逆に熱
的悪影響を生じたりすることになる。
この問題は特に、高集積密度化のため記憶セルが縮小さ
れかつ接合が浅くなるとともに書込電力が低減されてゆ
くに従って、深刻になってくる。
れかつ接合が浅くなるとともに書込電力が低減されてゆ
くに従って、深刻になってくる。
この問題はヒユーズの溶断により情報を記憶させるヒユ
ーズ溶断型ＰＲ，ＯＭでも全く同様に重要であることは
勿論である。
ーズ溶断型ＰＲ，ＯＭでも全く同様に重要であることは
勿論である。
本発明は以上の点に鑑み、書込み電流の損失を皆無とし
、オン電圧制御回路のばらつき等によってそこを流れる
電流値が相違するようなことがあっても、書込み電流値
には何ら影響を与えないようにし、もって記憶セルの確
実な書込み動作を可能とする新規な書込み回路を提供す
ることを目的とするものである。
、オン電圧制御回路のばらつき等によってそこを流れる
電流値が相違するようなことがあっても、書込み電流値
には何ら影響を与えないようにし、もって記憶セルの確
実な書込み動作を可能とする新規な書込み回路を提供す
ることを目的とするものである。
本発明による半導体記憶装置の書込み回路は、接合短絡
型或いはヒユーズ溶断型の半導体記憶装置において、デ
コーダ出力端子がその制御入力端子に接続されて該デコ
ーダ出力に応じて外部からの書込み入力電流をスイッチ
するスイッチ回路と、前記制御入力端子に接続された制
御電流供給回路と、該電流供給回路に接続され該電流供
給回路の入力端に所定値以上の電圧が印加されたときに
前記電流供給回路を１駆動して前記制御入力端子へ制御
電流を供給させるオン電圧制御回路とを具備することを
特徴とするものであり、以下これを実施例に基づいて詳
細に説明する。
型或いはヒユーズ溶断型の半導体記憶装置において、デ
コーダ出力端子がその制御入力端子に接続されて該デコ
ーダ出力に応じて外部からの書込み入力電流をスイッチ
するスイッチ回路と、前記制御入力端子に接続された制
御電流供給回路と、該電流供給回路に接続され該電流供
給回路の入力端に所定値以上の電圧が印加されたときに
前記電流供給回路を１駆動して前記制御入力端子へ制御
電流を供給させるオン電圧制御回路とを具備することを
特徴とするものであり、以下これを実施例に基づいて詳
細に説明する。
第２図は本発明実施例の書込み回路を示す図である。
外部から書込み電流入力端子１へ供給された書込み電流
はトランジスタＴ１．Ｔ２から成る書込み電流スイッチ
回路１０によって、該スイッチ回路１０に接続された所
定のビット線２への書込み電流がスイッチされる。
はトランジスタＴ１．Ｔ２から成る書込み電流スイッチ
回路１０によって、該スイッチ回路１０に接続された所
定のビット線２への書込み電流がスイッチされる。
このスイッチ回路１０のベース端子には、デコーダ出力
端子が接続されとともに、制御電流供給回路２０の出力
端子が接続される。
端子が接続されとともに、制御電流供給回路２０の出力
端子が接続される。
デコーダ出力アンド・ゲートは、本実施例では、ＰＮＰ
トランジスタ群Ｔｄ１．Ｔｄ２．Ｔｄ３．・・・によ
って構成されているが、これは勿論第１図の従来例通り
ダイオード群で構成してもよい。
トランジスタ群Ｔｄ１．Ｔｄ２．Ｔｄ３．・・・によ
って構成されているが、これは勿論第１図の従来例通り
ダイオード群で構成してもよい。
しかし本実施例の如くＰＮＰトランジスタ群で構成すれ
ばデコーダ回路を構成するＴＴＬゲート回路の出力トラ
ンジスタで引込むべき電流を小さくできるから負荷を軽
減し得ることになり、特に基板への金拡散が不要な所謂
ショットキＴＴＬでゲート回路を構成した場合にはこの
トランジスタＴｄ、 。
ばデコーダ回路を構成するＴＴＬゲート回路の出力トラ
ンジスタで引込むべき電流を小さくできるから負荷を軽
減し得ることになり、特に基板への金拡散が不要な所謂
ショットキＴＴＬでゲート回路を構成した場合にはこの
トランジスタＴｄ、 。
Ｔａ２ 、 Ｔａ２は所謂サブストレートＰＮＰ Ｉ−
ランジスクで構成できるものである。
ランジスクで構成できるものである。
上記制御電流供給回路２０は、抵抗Ｒ２，ダイオードＤ
３．Ｄ４及びマルチ・コレクタ・トランジスタＴ３で構
成され、これらは定電流回路を構成している。
３．Ｄ４及びマルチ・コレクタ・トランジスタＴ３で構
成され、これらは定電流回路を構成している。
この制御電流回路２０は各ビット線毎のスイッチ回路１
０に対して共通に１個だけ設けられており、各スイッチ
回路に対してラテラル型ＰＮＰ トランジスタＴ３の相
異なるコレクタ端子から制御電流を供給し得るように構
成されている。
０に対して共通に１個だけ設けられており、各スイッチ
回路に対してラテラル型ＰＮＰ トランジスタＴ３の相
異なるコレクタ端子から制御電流を供給し得るように構
成されている。
そしてその入力端４にはチップ・イネーブル信号又はア
ドレス信号が印加され、その印加電圧が抵抗Ｒ１及びツ
ェナー・ダイオードＤＺから成るオン電圧制御回路３０
によって設定されるオン電圧、例えば約２０Ｖを越えた
とき、トランジスタＴ３を介してデコーダ出力端子とス
イッチ回路１０の制御入力端子との接続点に制御電流が
供給される。
ドレス信号が印加され、その印加電圧が抵抗Ｒ１及びツ
ェナー・ダイオードＤＺから成るオン電圧制御回路３０
によって設定されるオン電圧、例えば約２０Ｖを越えた
とき、トランジスタＴ３を介してデコーダ出力端子とス
イッチ回路１０の制御入力端子との接続点に制御電流が
供給される。
チップ・イネーブル信号又はアドレス信号が２０ｖ以下
であるような書込み以外の動作においては制御電流供給
回路２０のトランジスタＴ３は遮断状態に維持されるか
ら、チ゛ジブ・イネーブル信号入力端子から書込みを制
御することができるという機能を付加することができ、
これも本発明の特徴の１つである。
であるような書込み以外の動作においては制御電流供給
回路２０のトランジスタＴ３は遮断状態に維持されるか
ら、チ゛ジブ・イネーブル信号入力端子から書込みを制
御することができるという機能を付加することができ、
これも本発明の特徴の１つである。
特にショットキＴＴＬ回路で各ゲ−１を構成した場合は
、その入力トランジスタとしてＰＮＰ トランジスタを
用いることができ、約３０Ｖにも達する高い入力耐圧を
容易に得ることができるため、上記の如くチップ・イネ
ーブル端子又はアドレス端子から書込みの制御を行う際
にその比較的高い印加電圧が続出し系やアドレス系のＴ
ＴＬゲート回路の入力耐圧を越えてしまうよの制御入力
端子であるドライバ・トランジスタＴ１うなことがなく
なるから、極めて好都合である。
、その入力トランジスタとしてＰＮＰ トランジスタを
用いることができ、約３０Ｖにも達する高い入力耐圧を
容易に得ることができるため、上記の如くチップ・イネ
ーブル端子又はアドレス端子から書込みの制御を行う際
にその比較的高い印加電圧が続出し系やアドレス系のＴ
ＴＬゲート回路の入力耐圧を越えてしまうよの制御入力
端子であるドライバ・トランジスタＴ１うなことがなく
なるから、極めて好都合である。
上記のようにして制御電流供給回路２０の入力端子４に
は例えば２０Ｖといった所定の電圧を与えるようにし、
そのときデコーダ出力に対応した唯一のスイッチ回路１
０に対しその駆動用トランジスタＴ１のベース端子に電
流を供給する。
は例えば２０Ｖといった所定の電圧を与えるようにし、
そのときデコーダ出力に対応した唯一のスイッチ回路１
０に対しその駆動用トランジスタＴ１のベース端子に電
流を供給する。
デコーダ出力アンド・ゲートは勿論、第１図の回路と本
質的には同一機能を有するものであって、非選択状態に
おいてはＰＮＰ トランジスタＴｄ、 、 Ｔｄ２ 。
質的には同一機能を有するものであって、非選択状態に
おいてはＰＮＰ トランジスタＴｄ、 、 Ｔｄ２ 。
Ｔｄ３．・・・・・の少なくとも１つがオン状態となっ
て、制御電流供給回路２０のトランジスタＴ３のコレク
タからの電流を引込む。
て、制御電流供給回路２０のトランジスタＴ３のコレク
タからの電流を引込む。
一方選択状態ではこれら全てのＰＮＰトランジスタＴｄ
１ ＋ Ｔｄ２ 、 Ｔｄ ３ ＋・・・・・がオフ
状態となり、トランジスタＴ３のコレクク電流はスイッ
チ回路１０の駆動用トランジスタＴ１のベース電流とな
って、出力トランジスタＴ２をも導通させ、その結果書
込み電流が出力トランジスタＴ２を介し−Ｃ所定のビッ
ト線２に供給される。
１ ＋ Ｔｄ２ 、 Ｔｄ ３ ＋・・・・・がオフ
状態となり、トランジスタＴ３のコレクク電流はスイッ
チ回路１０の駆動用トランジスタＴ１のベース電流とな
って、出力トランジスタＴ２をも導通させ、その結果書
込み電流が出力トランジスタＴ２を介し−Ｃ所定のビッ
ト線２に供給される。
ワード線３並びに記憶セルＱｃに関する構成は、勿論従
来と同様であってよい。
来と同様であってよい。
以上の如き本発明による書込み回路では、外部より供給
される書込み電流を損失なしに所要の記憶セルに印加す
ることができるため、書込み動作を確実に行い得る点で
優れた効果が得られるものである。
される書込み電流を損失なしに所要の記憶セルに印加す
ることができるため、書込み動作を確実に行い得る点で
優れた効果が得られるものである。
第１図は従来の接合破壊型ＦＲＯＭの書込み回路の代表
例を示す図、第２図は本発明実施例の書込み回路を示す
図である。 １０・・・・・・書込み電流スイッチ回路、２ｏ・・量
制御電流供給回路、３ｏ・・曲オン電圧制御回路。
例を示す図、第２図は本発明実施例の書込み回路を示す
図である。 １０・・・・・・書込み電流スイッチ回路、２ｏ・・量
制御電流供給回路、３ｏ・・曲オン電圧制御回路。
Claims (1)
- １ 接合短絡型或いはヒユーズ溶断型の半導体記憶装置
において、デコーダ出力端子がその制御入力端子に接続
されて該デコーダ出力に応じて外部からの書込み入力電
流をスイッチするスイッチ回路と、前記制御入力端子に
接続された制御電流供給回路と、該電流供給回路にに接
続され該電流供給回路の一端に所定値以上の電圧が印加
されたときに前記電流供給回路を駆動して前記制御入力
端子へ制御電流を供給させるオン電圧制御回路とを具備
することを特徴とする半導体記憶装置の書込み回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54051242A JPS5828679B2 (ja) | 1979-04-25 | 1979-04-25 | 半導体記憶装置の書込み回路 |
| US06/141,933 US4319341A (en) | 1979-04-25 | 1980-04-21 | Programming circuit for permanently storing data in a programmable read only memory |
| DE8080301318T DE3061748D1 (en) | 1979-04-25 | 1980-04-23 | A programming circuit for a programmable read only memory |
| EP80301318A EP0018774B1 (en) | 1979-04-25 | 1980-04-23 | A programming circuit for a programmable read only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54051242A JPS5828679B2 (ja) | 1979-04-25 | 1979-04-25 | 半導体記憶装置の書込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55142489A JPS55142489A (en) | 1980-11-07 |
| JPS5828679B2 true JPS5828679B2 (ja) | 1983-06-17 |
Family
ID=12881470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54051242A Expired JPS5828679B2 (ja) | 1979-04-25 | 1979-04-25 | 半導体記憶装置の書込み回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4319341A (ja) |
| EP (1) | EP0018774B1 (ja) |
| JP (1) | JPS5828679B2 (ja) |
| DE (1) | DE3061748D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018186340A1 (ja) | 2017-04-05 | 2018-10-11 | 日産化学株式会社 | 電荷輸送性ワニス |
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| JPS59152594A (ja) * | 1983-02-21 | 1984-08-31 | Hitachi Ltd | 半導体記憶装置 |
| US4702466A (en) * | 1983-04-20 | 1987-10-27 | Dubois R Clark | Sheet material feeder for copiers and other sheet processing apparatus |
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| US4609998A (en) * | 1983-12-15 | 1986-09-02 | Monolithic Memories, Inc. | High conductance circuit for programmable integrated circuit |
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| US4722822A (en) * | 1985-11-27 | 1988-02-02 | Advanced Micro Devices, Inc. | Column-current multiplexing driver circuit for high density proms |
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| JPS62214597A (ja) * | 1986-03-17 | 1987-09-21 | Fujitsu Ltd | 不揮発性メモリ回路 |
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| KR920006985A (ko) * | 1990-09-19 | 1992-04-28 | 김광호 | 스테이틱램의 부하 조절회로 |
| JP3210355B2 (ja) * | 1991-03-04 | 2001-09-17 | 株式会社東芝 | 不揮発性半導体記憶装置 |
Family Cites Families (4)
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|---|---|---|---|---|
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| US4014008A (en) * | 1975-02-07 | 1977-03-22 | Siemens Aktiengesellschaft | Circuit arrangement for interference-free storage of information in a programmable read-only memory |
| US4101974A (en) * | 1975-12-31 | 1978-07-18 | Motorola, Inc. | Personalizable read-only memory |
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-
1979
- 1979-04-25 JP JP54051242A patent/JPS5828679B2/ja not_active Expired
-
1980
- 1980-04-21 US US06/141,933 patent/US4319341A/en not_active Expired - Lifetime
- 1980-04-23 EP EP80301318A patent/EP0018774B1/en not_active Expired
- 1980-04-23 DE DE8080301318T patent/DE3061748D1/de not_active Expired
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018186340A1 (ja) | 2017-04-05 | 2018-10-11 | 日産化学株式会社 | 電荷輸送性ワニス |
Also Published As
| Publication number | Publication date |
|---|---|
| US4319341A (en) | 1982-03-09 |
| EP0018774B1 (en) | 1983-01-26 |
| EP0018774A1 (en) | 1980-11-12 |
| DE3061748D1 (en) | 1983-03-03 |
| JPS55142489A (en) | 1980-11-07 |
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