JPS60117496A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60117496A JPS60117496A JP58224813A JP22481383A JPS60117496A JP S60117496 A JPS60117496 A JP S60117496A JP 58224813 A JP58224813 A JP 58224813A JP 22481383 A JP22481383 A JP 22481383A JP S60117496 A JPS60117496 A JP S60117496A
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- JP
- Japan
- Prior art keywords
- current
- write
- transistor
- collector
- base
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体記憶装置に関し、特に接合破壊型ＰＲ
ＯＭ （Ｐｒｏｇｒａｍｎａｂｌｅ Ｒｅａｄ ０ｎｌ
ｙ Ｍｅｍｏｒい等に含まれるデコーダ回路に関する。
ＯＭ （Ｐｒｏｇｒａｍｎａｂｌｅ Ｒｅａｄ ０ｎｌ
ｙ Ｍｅｍｏｒい等に含まれるデコーダ回路に関する。
一般にバイポーラＦＲＯＭは、アドレスバッファ。
デコーダ、メモリセル、マルチプレクサアウトプットバ
ッファ、書込み回路で構成される。メモリセルは、ワー
ド線とビット線の各交点に接続され、書込み電流による
発熱でエミッタ・ベース接合が短絡される接合破壊型、
又は蒸着金属や多結晶シリコンを融断するヒユーズ型の
２つがある。
ッファ、書込み回路で構成される。メモリセルは、ワー
ド線とビット線の各交点に接続され、書込み電流による
発熱でエミッタ・ベース接合が短絡される接合破壊型、
又は蒸着金属や多結晶シリコンを融断するヒユーズ型の
２つがある。
第１図は、従来の半導体記憶装置の例で、ここでは、バ
イポーラ厘で接合破壊型の例を示している。１は、書込
み回路であり、誉込夕電流をメモリセルにドライブする
為の回路２はメモリセルアレイであり、ここでは２×２
のメモリセルの規模を例にしている。メモリセルは、エ
ミッタは、ビット線Ｂｔ、１（ｉ＝１・・・ｎ）コレク
タは、ワード線ＷＬＩＩ （ｌ＝１・・・ｍ）ｌｃ接続
され、ベースはオープンである。３は、ワードデコーダ
回路の駆動回路であり、入力信号によって選択された駆
動回路は低レベル、その他の駆動回路は、高レベルとな
る。
イポーラ厘で接合破壊型の例を示している。１は、書込
み回路であり、誉込夕電流をメモリセルにドライブする
為の回路２はメモリセルアレイであり、ここでは２×２
のメモリセルの規模を例にしている。メモリセルは、エ
ミッタは、ビット線Ｂｔ、１（ｉ＝１・・・ｎ）コレク
タは、ワード線ＷＬＩＩ （ｌ＝１・・・ｍ）ｌｃ接続
され、ベースはオープンである。３は、ワードデコーダ
回路の駆動回路であり、入力信号によって選択された駆
動回路は低レベル、その他の駆動回路は、高レベルとな
る。
選択された駆動回路は、メモリセルからの負荷電流を吸
収する必要がある。この負荷電流は、読出し時は、数ｍ
Ａ、書込み時は、２００ｍＡとなる。
収する必要がある。この負荷電流は、読出し時は、数ｍ
Ａ、書込み時は、２００ｍＡとなる。
（接合破壊型ＦＲＯＭ）この負荷電流を吸収する為に駆
動回路を構成する抵抗及びトランジスタは、２００ｍＡ
を吸収できる様に設計されなくてはならない。すなわち
トランジスタＱ４のベース電流は、ｈｆｅ＝５０とする
と４ ｍ Ａ 以上必要となる。しかしながら読出し時
では、負荷電流は、数ｒｎＡなのでトランジスタＱ４の
ベース電流’ｔ’！−１０−２ｍ”：：充分である。す
なわち、読出し時には、３．８ｍＡの過剰電流が流れ、
この為にトランジスタＱ４は、過剰飽和して、ベースに
過剰な電荷が蓄積され、トランジスタＱ４のオフする時
間は、長くなり、読出し時の高速動作が困難となる。又
必要以上の消費電流を流している半にもなる。
動回路を構成する抵抗及びトランジスタは、２００ｍＡ
を吸収できる様に設計されなくてはならない。すなわち
トランジスタＱ４のベース電流は、ｈｆｅ＝５０とする
と４ ｍ Ａ 以上必要となる。しかしながら読出し時
では、負荷電流は、数ｒｎＡなのでトランジスタＱ４の
ベース電流’ｔ’！−１０−２ｍ”：：充分である。す
なわち、読出し時には、３．８ｍＡの過剰電流が流れ、
この為にトランジスタＱ４は、過剰飽和して、ベースに
過剰な電荷が蓄積され、トランジスタＱ４のオフする時
間は、長くなり、読出し時の高速動作が困難となる。又
必要以上の消費電流を流している半にもなる。
これを解決する方法として、第２図に示す様に書込み時
に、ある特定の外部端子（Ｃ８などの端子）に通常論理
動作以上の電圧（たとえば２ｏｖ）にして、外部より最
終段トランジスタＱＡｇのベース電流を供給することが
考えられる。読出し７時では、ツェナダイオードＤＡ３
がブレークダウンを起こさないのでＱＡ２のコレクタ電
流は、電源電圧より供給される。しかしながら書込み時
に特別な端子に２０Ｖという高電圧をかける必要があり
、書込み時のスペックが特殊化し、以前のものとの適合
性が失なわれ、書込み装置を改造する必要が出てくる。
に、ある特定の外部端子（Ｃ８などの端子）に通常論理
動作以上の電圧（たとえば２ｏｖ）にして、外部より最
終段トランジスタＱＡｇのベース電流を供給することが
考えられる。読出し７時では、ツェナダイオードＤＡ３
がブレークダウンを起こさないのでＱＡ２のコレクタ電
流は、電源電圧より供給される。しかしながら書込み時
に特別な端子に２０Ｖという高電圧をかける必要があり
、書込み時のスペックが特殊化し、以前のものとの適合
性が失なわれ、書込み装置を改造する必要が出てくる。
本発明の目的は、従来の欠点を解決し、外部端子に特別
な電圧をかける必要もなく（書込みスペックの変更なし
に）読出し動作及び書込み動作時にワードデコーダの駆
動部の最終段トランジスタのベース電流を制（財）し、
それぞれの動作に適当なベース電流を供給することので
きる半導体記憶装置を提供することにある。
な電圧をかける必要もなく（書込みスペックの変更なし
に）読出し動作及び書込み動作時にワードデコーダの駆
動部の最終段トランジスタのベース電流を制（財）し、
それぞれの動作に適当なベース電流を供給することので
きる半導体記憶装置を提供することにある。
すなわち、書込み端子に印加される書込み電流の一部（
数ｍＡ）をワードデコーダ駆動回路の最終段トランジス
タのベース電流として供給する。
数ｍＡ）をワードデコーダ駆動回路の最終段トランジス
タのベース電流として供給する。
これは、書込み電流を使う為に書込み時及び読出し時に
動作を切り換えるスイッチ回路などは、不要であり、か
つ外部端子に特殊な電源（’ｒＴＬレベル以外の電圧）
をかける必要がない。よって従来の書込みスペックを変
更する事なく、上記の効果が得られる。
動作を切り換えるスイッチ回路などは、不要であり、か
つ外部端子に特殊な電源（’ｒＴＬレベル以外の電圧）
をかける必要がない。よって従来の書込みスペックを変
更する事なく、上記の効果が得られる。
第３図を参照しながら本発明の一実施例を説明する。４
は、ワードデコーダの駆動回路であり、第２図と何らか
わからない。５は、書込み電流が書込端子に印加される
とＰＮＰ ）ランジスタＱ ｐ １のエミッタとベース
の間を電流が流れようとし、ツェナーダイオードＤＤ＋
がブレークダウンするとトランジスタＱ、ｐ 、及びＱ
Ｐ２がＯＮｔ、て、ＤＲ２を通してＱ Ｂ ２のコレク
タに電流を供給する。この時電流が過剰に流れないよう
にＱ、ｐａとＲＰ２で電流制限回路を構成している。す
なわちＲＰｔに電流が流れて、ＱｇｆＪＺＯＮできる状
態になるとＱＰ！のベース電流を引いてＱｐｔをＯＦＦ
’させる方向に動作し、規定以上の電流がＱＢ、のコレ
クタに流れないようにする。
は、ワードデコーダの駆動回路であり、第２図と何らか
わからない。５は、書込み電流が書込端子に印加される
とＰＮＰ ）ランジスタＱ ｐ １のエミッタとベース
の間を電流が流れようとし、ツェナーダイオードＤＤ＋
がブレークダウンするとトランジスタＱ、ｐ 、及びＱ
Ｐ２がＯＮｔ、て、ＤＲ２を通してＱ Ｂ ２のコレク
タに電流を供給する。この時電流が過剰に流れないよう
にＱ、ｐａとＲＰ２で電流制限回路を構成している。す
なわちＲＰｔに電流が流れて、ＱｇｆＪＺＯＮできる状
態になるとＱＰ！のベース電流を引いてＱｐｔをＯＦＦ
’させる方向に動作し、規定以上の電流がＱＢ、のコレ
クタに流れないようにする。
５−
又読出し時は、ツェナーダイオードＱｚ＋がプレーーク
ダウンを起こすだけの電圧は、かからないはずなので（
Ｂｙ以下）Ｑａ−のコレクタには、電源より電流が供給
される。又書込み動作及び読出し動作の切換えは、書込
み端子に書込み電流が印加されたかどうかで決まり、特
別にスイッチ回路を用いる必要はない。又特別な端子に
高い電圧を印加する必要がないので誉込みスペック変更
する必要はない。ここで数″ｎｑＡ程度簀込み電ｍｔカ
ワードデコーダに流れろがこれによって書込みが出来な
いという事はない。最近では％にメモリセルの縮少化が
進み小さな電力でメモリセルの書込みが可能となってい
る。
ダウンを起こすだけの電圧は、かからないはずなので（
Ｂｙ以下）Ｑａ−のコレクタには、電源より電流が供給
される。又書込み動作及び読出し動作の切換えは、書込
み端子に書込み電流が印加されたかどうかで決まり、特
別にスイッチ回路を用いる必要はない。又特別な端子に
高い電圧を印加する必要がないので誉込みスペック変更
する必要はない。ここで数″ｎｑＡ程度簀込み電ｍｔカ
ワードデコーダに流れろがこれによって書込みが出来な
いという事はない。最近では％にメモリセルの縮少化が
進み小さな電力でメモリセルの書込みが可能となってい
る。
以上述べたように本発明は、特別な端子に高電圧を印加
する必要もなくワードデコーダの駆動回路の最終ｉトラ
ンジスタのベース電流を書込み時及び読出し時でそれぞ
れ最適値に設定でき、書込み歩留の高い又高速動作ので
きる半導体記憶装置を提供できる。又従来の書込みスペ
ックを変更する必要はないので本発明の効果は大である
。
する必要もなくワードデコーダの駆動回路の最終ｉトラ
ンジスタのベース電流を書込み時及び読出し時でそれぞ
れ最適値に設定でき、書込み歩留の高い又高速動作ので
きる半導体記憶装置を提供できる。又従来の書込みスペ
ックを変更する必要はないので本発明の効果は大である
。
６−
第１図は従来の半導体記憶装置のメモリアレイとワード
デコーダ部及び書込み回路部を示す図、第２図は別の従
来例のワードデコーダを示す図、第３図は本発明による
ワードデコーダと書込み電流側＠１回路を示す図である
。 Ｑ、〜Ｑ４・・・・・・トランジスタ。 ７− 筋１図 第２国
デコーダ部及び書込み回路部を示す図、第２図は別の従
来例のワードデコーダを示す図、第３図は本発明による
ワードデコーダと書込み電流側＠１回路を示す図である
。 Ｑ、〜Ｑ４・・・・・・トランジスタ。 ７− 筋１図 第２国
Claims (2)
- （１）再書込み不可能な被書込み素子を導通状態又は、
非導体状態にする手により、情報を書込む接合破ＩＩ型
読み出し専用記憶装置において、ワード線に最終段の第
１のトランジスタのコレクタが接続され、該第１トラン
ジスタのベースに電流を供給する第２のトランジスタを
含むワードデコーダ回路において、書込み動作時は該第
２のトランジスタのコレクタに書込み端子より印加され
る誓込み電流の一部が供給され、読出し動作時では、電
源電圧より電流が供給されることを＊徴とする半導体記
憶装置。 - （２）該第２のトランジスタのコレクタに供給する電流
に制限を加える事を特徴とする特許の請求範囲第（１３
項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224813A JPS60117496A (ja) | 1983-11-29 | 1983-11-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224813A JPS60117496A (ja) | 1983-11-29 | 1983-11-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117496A true JPS60117496A (ja) | 1985-06-24 |
Family
ID=16819602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224813A Pending JPS60117496A (ja) | 1983-11-29 | 1983-11-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117496A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6479997A (en) * | 1987-09-22 | 1989-03-24 | Fujitsu Ltd | P-rom |
| US8147940B2 (en) | 2009-02-19 | 2012-04-03 | Builmatel Co., Ltd. | Piece of cloth and cloth product consisting of a large number of pieces of cloth |
-
1983
- 1983-11-29 JP JP58224813A patent/JPS60117496A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6479997A (en) * | 1987-09-22 | 1989-03-24 | Fujitsu Ltd | P-rom |
| US8147940B2 (en) | 2009-02-19 | 2012-04-03 | Builmatel Co., Ltd. | Piece of cloth and cloth product consisting of a large number of pieces of cloth |
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