JPS58219852A

JPS58219852A - エラ−訂正回路

Info

Publication number: JPS58219852A
Application number: JP57102816A
Authority: JP
Inventors: Masahide Nanun; 南雲　雅秀; Tadashi Kojima; 正小島; Jun Inagawa; 純稲川
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-06-15
Filing date: 1982-06-15
Publication date: 1983-12-21
Also published as: EP0096109B1; KR860000903B1; JPS638651B2; KR840004272A; EP0096109A3; US4498175A; EP0096109A2; DE3278677D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は例えば光学式デジタルオーディオディスク（
ＤＡＤ　）再生装置等に好適するエラー訂正回路の改良
に関する。

〔発明の技術的背景〕

周知のように、近時開発されている光学式ＤＡＤ再生装
置（特にはＣＤ：コンパクトディスク形）においては、
そのエラー訂正符号としてグロスインターリーブリード
ソロモン符号（ＣＩＲＣ）を採用している。

すなわち、これは従来よシ知られている代表的なランダ
ムエラー訂正符号のうちで最もエラー訂正能力が高いも
のとして広範に定義されているＢＣＨ符号の一種である
リードソロモン符号を用いるものであるが、それに７４
−ストエラーに対しても高い訂正能力を持たせるべくク
ロスインタリーブなる信号処理を伴わせるよう圧したも
のである。

ところで、リードソロモン符号の復号つまシェラ−訂正
はＢＣＨ符号のそれと同様になすことができる。

今、符号長（ｎ）、情報シンプル（ｋ）個、検査シンゲ
ル（ｎ−ｋ）個からなるリードソロモン符号について、
その復号法を調べてみるものとする。但し、上記各シン
デルはＣｍ＞個の２進ピツトつまシ２ｍ個の元を有する
有限体であるガロア体ＧＢ’（２”）の元である。

そして、この場合（１）重エラー訂正リードソロモン符
号の生成多項式モ）は、（ロ）・をガロア体ＧＦ　（２
ｍ）の原始元として次の（１）式または（２）式のよう
に表わされる。

勧＝＝（Ｘ＋α０）（χ＋α）曲間曲（Ｘ＋α２ト１）
・・・・・曲（２）また、送信−号語を９ｘ）、受信符
号語をへ）で表わし、且つエラー多項式をへ）とすると
、これらの間には次のような関係が成立する。

へ）＝虫）＋へ）　　　・・・・・・・・・・・・（３
）この場合、多項式の係数はガロア体ＧＦ　（２ｍ）に
含まれておシ、エラー多項式〜）はエラーロヶーシラン
および値（大きさ）に対応する項だけを含んでいる。

従って、位置Ｘｊにおけるエラー値をＹｊとするととなシ、該（４）式でΣはエラーのすべての位置にわた
る総和を意味している。

ここで、シンドロームｓ、をＳ、　−Ｒ（α１）〔但しｉ　−Ｏｔ　１　＊川・・・
・・・・・・２ｔ−１）　　・・・曲・・　（５）の如く定義したとすると、上記（３）式よシｓ、　−ｃ
（α’）＋Ｅ（α１）となる。

この場合、胸けち）で常に割シ切れるのでＣ（α）−〇であるからＳ、　−Ｅ（α′）となる。そこで、上記（４）式よυ もので、Ｘｊはαｊにおけるエラーロヶーシランを表わ
している。

ここで、エラー四ケージ言ン多項式σ（Ｘ）は、エラー
数をｅとしてへ）　＝　Ｙ　（ｘ　−ｘｔ　）鱈ｘｅ＋σ１３！　　＋　・・・朋・・＋　σｅ　・・
・・・曲（７）と定義される。

また、（７）式のσ１〜σ０はシンドロームｓ１との間
で次のように関係付けられる。

”＋ｅ”　’　ｔ　５ｉ−Ｈｌ−１＋”’由…’ｅＪｓ
ｉ＋１”ｅｓｌ・・・・・・・・・・・・（８）つｔ、６、以上のようなリードソロモン符号の復号手順
は（１）　　（ｓ）式によりシンドロームｓ１を計算する
。

（ＩＩ）　　（ｇ）　弐によルエラーロケーション多項
式の係数σ嘗〜σ。を計算する。

（至）（７）式によシェラーロヶーシラン多項式の根Ｘ
、を求める。

（５））（ｅ）式ｉｃヨ、６エラー値ＹＪを求め、（４
）式によりエラー多項式を求める。

（Ｖ）　　（３）式にょシェラ−訂正を行なう。

なる（１）〜（Ｖ）の手順に帰着せしめられる。

次に、以上のような復号手順によるエラ・−訂正の具体
例として、１ブロツクデータに４個の検査シンがルを用
いた場合について説明する。

すなわち、この場合の生成多項式へ）はＰ（ｘビ（ｘ＋
１）（ｘ＋α）（Ｘ＋α２）（ｘ＋α３）となシ、２重
エラニまでの訂正が可能となるものであるが、とζでは
それを［Ａ）　＃　［Ｂ）なる二つの方式によった場合
について各別に述べるものとする。

〔方式Ａ〕

（Ｉ）　　シンドローム８．−８．を劃ｉする。

（ＩＩ）　　（８）式をｅ＝１　＊　ｅ−２について書
き直すと、ｅ−ｉの場合にはとなる。また、ｅ−２の場合にはとなる。

ここで、実際の復号器が８−１の場合から動作を始める
ものとすると、先ず連立方程式（９）を満足する解σ禦
を求めなければならない。そして、この解が存在しなけ
れば、復号器は次に８−２の場合について連立方程式（
１０を満足する解σ厘　、σ禦を求めなければならない
。なお、ここでも解が得られない場合１ｄｅ≧３とみな
すことになる。

（９）式の解σ厘はＳＩＳ■ＳＳ σ　Ｋ　　戴−−−功−ｍ−謂−−−―Ｓ、　　ｓ、　
　　ｓ。

として求め、６１式の解σ鳳　、σ電はとして求める。

（至）　以上のようにしてエラーロケーシ冒ン多項式の
係数σ１が得られたならば、次に（７）式によりエラー
ロケーシ璽ン多項式の根を求める。

先ず、ｅ−１の場合は σ（Ｘ）−ｘ＋σ１　　ｍ　Ｑ　　、　　　　　、’、
　　　ＸＩ　　ｅｘ　σ目となる。また、ｅ−２の場合
は σ（、）−”＋σＩＸ＋σ、！０　　…・・…曲ａυと
して、該α０式にガロア体ＧＦ（２ｍ）の元を順次に代
入してその解を求めればよく、今この根をＸ鳳　、Ｘま
　とする。

（Ｎ）エラーロケータ１ン多槙式の根が求まったなら、
次に（６）式によりエラー値Ｙ、を求める。

先ず、ｅ−ｉの場合はＳ（１−Ｙｔ　　　、’、Ｙｔ　−Ｓ。

となる。また、ｅ−２の場合はＹ、　＝　　ｇｏ＋Ｙ。

（ト）上述のようにして求めたエラー値Ｙ１＋Ｙ、によ
り訂正を行なう。

ところで、ポインターイレージヤ−法等によりてエラー
ロケーシ璽ンの値を正確に知ることができる場合には、
上述した２重エラー訂正用のリードソロモン符号により
て４重エラーまでの訂正が可能となるものであシ、それ
が後述する〔方式Ｂ〕である。

〔方式Ｂ〕

（１）　　　シンドロームＳ（＋　−８１を計算する。

（Ｕ）、（ＩＩＩ）　−ｒ−ラーロケーションを別の検
出方法で知る。

（ＩＶ）　　　（６）式によシェラ−値を求める。

先ずｅ＝１　＊　ｅ＝２の場合は上述した〔方式Ａ〕の
（ＩＶ）と同様である。

そして、ｅｘ３の場合を解いてＹｌ　　＝８６　　＋Ｙｔ　　＋Ｙ＠となる。

を解いてＹ４　−８６　　＋Ｙｒ　　＋ＹＨ＋ＹＨとなる。

（Ｖ）　　上述のようにして求め九Ｙｔ　〜Ｙ番により
訂正を行なう。

第１図は以上のような原理に基くリードソロモン符号の
実際の復号システムでなるエラー訂正回路を示す概略構
成図である。すなわち、入力端ＩＮを介して導かれる被
訂正用のデータ（エラー訂正用としてリードソロモン符
号が用いられていることは勿論である）は部分されて、
一方が後述する復号動作の間データバッファ１１に記憶
されると共に、他方が復号動作をなすためのシンドロー
ム計算器１２以下に導かれるＯそして、シンドローム計算器１２で計算されたシンドロ
ームはシンドロームバッファ１３に記憶される。

ここで、シンドロームバッファ１３の出力部に接続され
たオアｆ−）１４はエラーの有無を指示するもので、エ
ラーがあると前述したような手順によってエラー訂正動
作を開始することになる。

つま）、エラーロケーション多項式計算器１６がエラー
ロケーシロン多項式σ←）の係数を計算し、エラーロケ
ーシロン計算器１６がエラーロケーシロン多項式の根を
計算し、エラー値計算器ノーがエラー値を計算し、これ
らのエラーロケーシロンおよびエラー値によシ上記デー
タバッファ１１から出力されるデータを訂正するもので
ある。

ところで、このような復号システムの各計算器１２，１
５，１６ｅｌｌは０か否かの検出ならびに必要な加算、
乗算および除算等の代数演算をなすものであるが、これ
らについての具体例として従来第２図に示すように構成
されたエラーロケーション多項式計算器（％公昭５６−
２０５７５号）が知られている・すなわち、第２図において２１はシンドロームバッファ
であって、シンドロームＳｌを記憶するためのＲＡＭで
なシ、該シンドロームバッファ２１にはガロア体ＧＦ（
２ｍ）の元である各ジントロ′。

一ムがそれぞれｍビットの２進形式で記憶される。

また、２２は作業用バッファであって、エラーロケーシ
ロン多項式の係数を計算する際に、代数演算の中間結果
および最終結果を記憶するためのＲＡＭでなシ、後の演
算で使用される部分結果も該作業用バッファ２２に記憶
される。

そして、２３は代数演算の順序を指示する順序制御装置
であって、上記シンドロームバッファ２１および作業用
バッファ２２に対してアドレスを供給して適切な記憶位
置をアクセスすると共に、実行された代数演算結果を調
べて次の適切な演算へ分岐せしめるのに供せられる。

さらに、２４．２５はそれぞれガロア体ＧＦ（２”）の
元の対数および真数を各別にテーブルの形式で記憶して
いるＲＯＭでなる対数バッファおよび真数バッファであ
る。

ここで、前者の対数バッファ２４のアドレスは元α１の
２進表示であシ、そのエントリーはαを底とするαの対
数すなわち魚であるが、後者の真数バッファ２５のアド
レスｌにおけるエントリーはα１の２進表示である。

例えばガロア体ＧＦ（２）の法多項弐Ｆ（りをへ）ｘｘ
　　＋ｘ＋ｘ　　＋ｘ　　＋１とすると、そのＯ以外の
元はへ）−〇の根αのべき乗またはα０〜α７までの線
形結合で表わすことができる。

また、この場合ａｌ）ｘａｖｔでの８個の係数を取シ出
して２進ベクトルとして表わすこともできる。

例えば α１＝０・α０＋１・α１＋０α２＋０・α５＋０・α
’十ｏ・α５＋０＠α６刊・α７−（０１００００００
） α＝０・α＋・・・・・・・・・・・・・・・＋０・α
＋１・α７−　（ｏｏｏｏｏｏｏｌ） α８−１＋α４＋α５＋α６＝（１０００１１１０） α　＝α・α　＝α＋α　＋α　＋α −（０１０００１１１）の如くであり、これら以外の元も同様にしてべクトル表
示することができる。

そして、この場合対数テーブルのアドレス（１〜２５５
）け元α１の８ビツトの２進ベクトル表示であシ、対応
するエントリは指数ｌの２進表示である。

また、真数テーブルは指数１をアドレスに用い、エント
リはα１の２進ベクトル表示である。

次に、第２図のエラーロケーション多項式計算器による
実際の代数演算を各別に説明する。

（１）加算元αｌおよびα」を加算する場合には、これら２つの元
がＡレジスタ２０およびＢレジスタ２６を介してエクス
クルシブオアゲート２７により各ビット毎に排他的な論
理和をとる。これによって得られる上記２つの元の和の
結果Ｆｉｃレジスタ１９を介して上記作業用バッファ２
２に転送される。

（２）０であるか否かの検出元α１が０であるか否かを調べる場合には、元αｌがＨ
レジスタ２８を介してオアゲート２９によシ論理和がと
られる。この結果はＭレジスタ３０を介して上記作業用
バッファ２２に転送される。この場合、Ｍレジスタ３０
の内容は元α負が０のときのみ０になる。

（３）乗算元α１およびαｊを乗算する場合には、先ずこれら２つ
の元が０であるか否かが調べられる。

若し、いずれか一方の元がＯであれば、実際に乗算する
までもなく、乗算結果はＯである。しかるに、両方とも
Ｏでない場合には、これらの元は上記対数バッファ２４
用のアドレスレジスタ３１に順次にロードされる。そし
て、対数バッファ２４からの出力ｉおよび」はＤレジス
タ３２およびＥレジスタ３３を介して１の補数加算器３
４Ｖｃよシ、２−１を法として１の補数加算が行なわれ
る。これによって得られる結果（１＋　Ｊ）＝　ｔ　ｍ
ｏｄ　（２８−１）はＬレジスタ３６を介して上記真数
バッファ２６用のアドレスレジスタ３６にロードされる
。この場合、真数バッファ２６のアドレス入力がｔであ
れば、その出力い　が乗算結果としてＧレジスタ３７を
介して上記作業用バッファ２２に転送される。

（４）除算元αｊによるαｌの除算（αｌ／ａｊ　）は基本的には
上記（３）の乗算の場合と同様であるが、上記Ｅレジス
タ３３の内容を上記Ｄレジスタ３２の内容から減算せし
める点で異なっている。っまシ、Ｅレジスタ３３にある
元αｊの対数が補数化器３８によシ補数化されてＦレジ
スタ３９を介して上記１の補数加算器３４に送るように
した点である。そして、以下（３）の乗算の場合と同様
に処理されるものであるが、この場合真数バッファ２５
の出力が求める除算の結果っまシ商となっているもので
ある。

〔背景技術の問題点〕

しかしながら、以上のような従来のエラー訂正回路は、
そのエラーロケーション多項式計算器における代数演算
のうち乗算および除算用として対数バッファおよび真数
バッファを必要とするものであるが、このために用いら
れるＲＯＭ的のメモリ容積が膨大なものになるのでＸ　
ＬＳＩ化が阻害されて大容量のメモリを外付けしなけれ
ばならないという不具合を生じていた。

これは、前述した例の如く１シンがル８ビ。

トとした場合で２５５Ｘ８ビット−２０４０ビ、トのＲ
ＯＭが２つ必要になり金側４０８０ビ。

トにもなることからして容易に窺い知れるところである
。

つまり、従来よシ知られているガロア体における乗算、
装置および除算装置はそれらの元の対数および真数を各
別にテーブルの形式で記憶している大容量メモリでなる
対数パワノブや真数バッファを必要とするので、それだ
けエラー訂正回路全体としての構成が複雑化して高価格
につくという間融を有していた。

〔発明の目的〕

そこで、この発明は以上のような点に鑑みてなされたも
ので、特に大容量のメモリを必要とする対数バッファを
用いることなくエラーロケーションやエラーパターンを
得るに必要なガロ７体における乗算や除算をなし得るよ
うにし、。

以って構成の簡易化ならびに低価格化に寄与し得るよう
にした極めて良好なるエラー訂正回路を提供することを
目的としている。

〔発明の概要〕

すなわち、この発明によるエラー訂正回路は、ガロア体
における乗算装置が比較的簡単に構成し得るのを利用し
て、除数を逆数に変換して被除数に乗算せしめる如くし
た乗算処理でエラーツヤターンを得るに必要なガロア体
における除算がなし得るようにハード化したもので、こ
の際に除数を逆数に変換する過程をエラーロケーシロン
を得るに必要な演算過程時に同時に遂行し得るように構
成することＫよシ、処理時間の短靴化を図シ得るように
した点に特徴を有している・〔発明の実施例〕　　　　　゛先ず、この発明が適用される光学式（ＣＤ形）デジタル
オーディオディスク（ＤＡＤ　）再生装置の概要につい
て説明する。

すなわち、第３図に示すようにディスクモータ１１１に
よって回転駆動されるターンテーブル１１２上に装備さ
れたディスク１１３は光学式ピックアップ１１４によっ
て再生される・この場合、光学式ピックアップ１１４は
半導体レーザ１１４ａからの出射光・÷ビームスプリッ
ター１１４ｂｓ対物レンズ１１４Ｃを介してディスク１
１３の信号面に照射し、該ディスク１１３に所定の（Ｅ
ＦＭ　）変調およびインタリーブを伴った形態で記録さ
れている再生すべきオーディオ信号のデジタル（ＰＣＭ
　）化データに対応したピット（反射率の異なる凹凸）
からの′反射光を対物レンズ１１４ｅｓ　　ビームスプ
リッタ−１１４ｂを介して４分割フォトデテクタ１１４
ｄに導き、該４分割フォトデテクタ１１４ｄで光電変換
された４つの再生信号を外部に出力可能になされている
もので、自からはピックアップ送シモータ１１５によっ
てディスクＪＪＪの半径方向に直線駆動される。

そして、４分割フォトデテクタ１１４ｄから′の４つの
再生信号はマトリクス回路１１６に供給されて所定のマ
トリクス演算処理が施されることにより、フォーカスエ
ラー信号Ｆ、）ラッ櫂ングエラー信号および高周波信号
ＲＦに分離される。

このうち、フォーカスエラー信号Ｆはフォーカスサーチ
回路１１０からのフォーカスエー信号と共に、前記光学
式ピックアップ１１４のフォーカスサーが系ＦＳを駆動
するのに供せられる。

また、トラッキングエラー信号Ｔは後述するシステムコ
ントローラ１１７を介して与えられるサーチ制御信号と
共に、前記光学式ピックアップＪＪ４のトラッキングサ
ーブ系Ｔ８を駆動するのに且つ前記ピックアップ送シモ
ータ１１５を（リニアトラ、キング）制御するのに供せ
られる。

そして、残る高周波信号ＲＦが主再生信号成分として再
生信号処理系Ｌ↓ノに供給される。

すなわち、この再生信号処理系１１８は先ず再生信号を
スライスレベル（アイパターン）検出器１１９によって
制御される波形整形回路１２０に導いて不要なアナログ
成分と必要とするデータ成分を分離し、データ成分のみ
をＰＬＬ型でなる同期クロック再生回路１２１および第
１の信号処理系１２２のエツジ検出器１２２ａに供給す
る。

ここで、同期クロック再生回路１２１からの同期クロッ
クはデータ後制用として第１の信号処理系１２２におけ
る同期信号分離用クロ、り生成回路１２２ｂに導かれて
同期信号分離用クロックを生成するのに供せられる。

一方、上記工、ジ検出器１２２１を通った再生信号は同
期信号検出器１２２Ｃに導かれて上記同期信号分離用ク
ロックにより同期信号が分離されると共に、復調回路１
２２ｄに導かれて（ＥＦＭ　）復調される。

このうち、同期信号は同期信号保護回路１２２ｅを介し
て誤動作が生じないように保護された状態で、上記同期
信号分離用クロックと共に入力データ処理用タイミング
信号生成回路１２２ｆに導かれる。

また、復調信号はデータバス入出力制御回路１２２ｇを
介して後述する第２の信号処理系１２３の入出力制御回
路１２３ａに供給されると共に、そのうちのサブコード
であるコントロール信号および表示信号成分がコントロ
ール表示処理回路１２２ｈおよびサブコード処理回路１
２２１に導かれる。

そして、サブコード処理回路１２２１で必要なエラー検
出および訂正が施されたサブコードデータはシステムコ
ントローラ用インターフェイス回路１２２　ｑを介して
システムコントローラ１１７に供給される。

ココで、システムコントローラ１１７はマイクロコンピ
ュータ、インタフェイス回路およびドライバ用集積回路
弊を有し′てなり、コントロールスイッチ１２４からの
指令信号によＪ）　ＤＡＤ再生装置を所望の状態に制御
すると共に、上述のサブコード（例えば再生曲のインデ
ックス情報）を表示器１２６に表示せしめるのに供せら
れている。

なお、上記入力データ処理用タイミング信号生成回路１
２２ｔからのタイミング信号はデータセレクト回路１２
２ｊを介して上記データバス入出力制御回路１２２１！
−を制御するのに供せられると共に、周波数検出器１２
２におよび位相検出器１２２１ならびに潴変調器１２２
ｍを介して上記ディスクモータ１１１を線速度一定（Ｃ
ＬＶ　）方式で駆動するための自動周波数制御（ＡＦＣ
）および自動位相制御（ＡＰＣ）に供せられている。

この場合、位相検出器１２２ｔにはクリスタル発振器１
２２ｎからの発振信号に基いて動作するシステムクロッ
ク生成回路１２２ｐかものシステムクロックが供給され
ている。

そして、第２の信号処理回路１２３の入出力制御回路１
２３ａを通った復調データはエラー検出および訂正また
は補正用のシンドローム検出器１２３ｂエラーポインタ
制御回路１２３ｃ。

訂正回路１２３ｄおよびデータ出力回路１２３ｅを介し
て必要なエラー訂正、デインタリーブ、エラー補正等の
処理を受けてデジタル−アナログ（Ｄ／Ａ）変換器１２
６に導出される・この場合、外部メモリ制御回路１２３
ｆは上記データセレクト回路１２２ｊと共働して訂正に
必要なデータが書き込まれている外部メモリ１２７を制
御することにより、上記入出力制御回路１２３１を介し
て訂正に必要なデータを取り込む如くなされている。

また、タイミングコントロール回路１２３ｇは前記シス
テムクロック生成回路１２２ｐからシステムクロックに
基いてエラー訂正および補正ならびＫＤ／Ａ変換に必要
なタイミングコントロール、信号を供給する如くなされ
ている。

また、ミューティング（検出）制御回路１２３ｈは上記
エラー−インク制御回路１２３ｃかもの出力またけシス
テムコントローラ１１７を介して与えられるコントロー
ル信号に基いてエラー補正時およびＤＡＤ再生装置の動
作開始、終了時等に必要となる所定のミューティング制
御をなすのに供せられている。

そして、上記Ｄ／Ａ変換器１２６でアナログ信号に戻さ
れたオーディオ信号はローパスフィルタ１２８、増幅器
１２９を介してスピーカＪ３０を奏鳴するのに供せられ
る。

次に、以上のよりなりＡＤ再生装置に適用されたこの発
明に係るエラー訂正回路について説明する。

先ず、この発明に係るエラー訂正回路の原理について述
べると、例えばガロア体ＧＦ’（２）における２重訂圧
ＢＣＨ符号は多項式表現した場合Ｕｏ　　　＋ＩＪ＋　
　　＋Ｕｔ　　−Ｕｒｌｌ−１、Ｐｏ　　　、Ｐｔ　　
　＋Ｐｍ　　　＋Ｐｓ・・・・・・・・・・・・Ｑカの如く表わされる。但し、Ｕ、　％Ｕｒｒ、−，は情報
シンプルで、１シン？ルが８ピ、トのものカｍ個まとめ
られているものとする。また％Ｐ６〜Ｐｌはノ４リティ
シンデルで、上記ｍ個の情報シンプルに４個分のパリテ
ィシンがルが付加されているものとする。

つま６）、Ｑｐ式の表現はパリティシンプルを情報シン
がルと訂正上同一視し得ることによるもので、これはＷ　　　、　Ｗ　　　Ｗ　　””Ｗｓ　ｍ　Ｗｔ　＊　
Ｗｔ　＊　Ｗｏ　””Ｂ）ｍａｍ　　　　　ｍａｍ　　
’　　　ｍａｔの如く書き換えられる。

これによって、送信多項式Ｆ（Ｘ）はｐ（ｘ、＝ｗｍ＋、ｘｍ”！＋ｗｍ＋、ｘｍ＋ｔ＋…＋
Ｗｔｘ＋Ｗｏ　　■ｅｅＡの如く表わすことができ、且
つ受信多項式１式％）ここで、ガロア体ＧＦ（２＠）の生成多項式Ｇ（ｘ）ノ
１根をαとすると、上記Ｆ（→、１．．は２重訂正ＢＣ
Ｈ符号において、１．α、α　、α　の４根を有するこ
とになるからの如くなる。

つまり、送信側では上記（イ）式を満足し得るように・
臂すテイシンゲルを決定して伝送するものであるが、受
信側では伝送系の介在によって必ずしもそのままの形で
受信し得なり、％のをエラーとして訂正するものである
。

この場合、上述した２重訂正ＢＣＨ符号によれば、合計
量＋４個のシンゲル中、２個までのシンがルエラーを訂
正することが可能となる。

今、上記受信多項式中ＷＩ′とＷ３との２個のシンボル
にエラーを起こしてＷ　ｌ：Ｗ　＋　＋　８　＋Ｗ′＝町＋ｅｊになったとする。この場合、粕とＷｊ以外のシンゲルに
はエラーがなくＷｉ−Ｗｋ　（但しｋ　＝　０〜ｍ　＋　４ｋｕｓ　、
　ｋ＃ｊ　）で表わされるものとする。

ここで、受信多項式Ｑ、）　Ｋついて送信時と同　様に
１．α、α夷、ｌα８を代入してみるとのようになる。

ここで、ｓｏ””８Ｍはシンドロームと称されるもので
、２個のシンボルエラーの場合にはに）式の情報内容を
有していることになる。

ところで、ＢＣＨ符号理論において２Ｍ訂正の場合は前
述したようなエラーロクーシ璽ン多項式を用いる方法が
あｐ、これは　　・Ｚ（Ｘ）　＝ｘ”　＋　ｆｆｌ　ｘ　＋　ａ＠　　　　
　　　、、、−四の如くである。

つマリ、（ロ）、（ハ）式でシンドロームＳ、−８ｍに
よってσ鳳　とσ！とを求めて（ハ）式に代入するもの
であるが、この場合（ハ）式のｘＫＱいてはα０〜−＋
３−１でＪ［に代入するものとする。

ここで、四式はα１とαｊでｆ（Ｘ）”Ｏとなる筈であ
るから、ｆ（１＞”０となる点を求めれば、２個のエラ
ーロケーシ冒ンを求めることができるようになる。

次に、エラーパターンを求める方法は判明しているαｌ
とαｊより、上記（ロ）式を用いてｅｊ＝Ｓｏ＋ｅ１・
・・・・・・・・・・・（３０Ｂ）の如く遂行すること
ができる。

ところで、このようなエラーロケーシロン（多項式）な
らびにエラーパターンを求める際に必要となるガロア体
における乗算や除算を前述したような大容量メモリを用
いることなくハード的な構成でなし得るようにすること
にこの発明の狙いがある。

しかるに、この場合大容量のメモリを用いないで、モ）
を生成多項式とするガロア体における乗算および除算を
なすにしても乗算が例えば後述するようにして比較的簡
単になし得るものの、除算はやはり困難であるので、で
き得る限シ除算を減少した方が望ましい。

そこで、次に上述したエラーロケーシロンおよびエラー
パターンを求める方法について除算を減少する方向で展
開してみ石。

先ず、エラーロケーシロン（多項式）の生成についてで
あるが、上記Ｑ力、（ハ）式についてそれぞれの右辺の
分母が等しいからのようにおくと、（２り）　、　（２ｔ）式はの如くな
る。この（ｆｆｅ　、　（３ｔ式を（ハ）式に代入する
ととなる。

そして、この←◆式はＸにα０〜αｍ＋３までを代入し
て〜＝０となることをチェ、りすればエラーロケーシロ
ンが求まるのであるから、これを次のように変形して ’（ｘ）　＝”ａ’（ｘ）　＝　Ｓａ”　”　＋　８１
．ｘ　＋　５ｅ−−％　　　　”としても、該へにα０
〜αｍ４４を代入し１やることによシ’（ｘ）＝Ｏとな
る点でα１とαｊとが求まることになる筈である。

つまシ、このようにしてエラーロケーション多項式を求
める際には除算をなくすことが可能となる。

次に、エラーパターンの生成についてであるが、上記（
３０Ａ　）式でｅ、を求める際に必要となであるα１＋
α」の逆数（α１＋αｊ）−１が予め判明していれば、
それを分子（被除数）に乗算せしめる如くしたｅｓ　＝　（Ｓｏα’　＋　Ｓ＋　）　（Ｃ（’＋α’
）−’　　−曲間（３ｏＡ’）なる乗算に帰着せしめる
ことが可能となる。

そこで、次に上記逆数（α１＋αｊ）−１を求める方法
についてみてみると、上記（竣成に／、３ｚ）式を入れ
ると４）　ｌ１＝Ｓａ　ｘ　”　＋Ｓ　ａ　（α１＋α’）
Ｘ＋Ｓ、！・−四％となる。そして、かかる（ト）式の
Ｘにα０〜αｍ＋４まで代入する操作が上記エラーロケ
ーシロンを求めるのに必要であることになるが、とのα
０〜αｍ＋３．４でを代入する間に該（ロ）式のＳ（α
ｌ＋αｊ）ｘなる項に着眼してＳ（αｉ＋αｊ）ｘ−αｒ　　・・・・・・・−・・・
・・・・Ｏｆ）となるＸを求める操作をしてやる。

具体的には、今、ｍ−２８とすると、Ｏｆ）式のＸには
α０〜α３１まで代入されることになるが、ガロア体Ｇ
Ｆ（２）では α　　　　ヰ　α　　　ロ　１が最大で、この場合α０〜α２５４の巡回符号となるか
らα０〜α２５４までしか扱うことはない。

そして、今α０〜α３１マで代入してみるのであるから
、７（２５５／３２（８からα３２ｍ→α−３２ｍ（但
しｍ＝ｏ　、１・・・７）までの逆数データ８個を下表
のようにコード化しておくものとする。

ツｉ　リ、ｘ−α０〜α３１マで代入する間に、ｒｍ３
２ｍの１個の点で必ずＳ（αｌ＋αｊ）ｘ＝α５２ｍと
なる筈であり、そのときのＸがＸ−α１であるとすれば
、上記０力式はＳ（α１＋αｊ）αｑ＝　３２ｍ　　　・・・・・・・
・・・・・（至）となる。

ここで、αｑと上表のコード化によシα−３２ｍが判明
するから（αｌ＋α」）−１０Ｓ、・αｑ・α−３２ｍ曲・曲に
）の如く求める逆数データを得ることができるようにな
る。

つまシ、上述したエラーロケーシ璽ンヲ求める過程で、
エラーパターンを求めるに必要な逆数データを得るよう
圧してやれば、それだけ全体としての処理時間を短縮す
ることが可能となるものである。

次に、以上のような原理に基くこの発明の一実施例につ
いて第４図を参照して説明する。

すなわち、第４図は第３図における第２の信号処理回路
１２３の訂正回路１２３６に主として含まれる前述した
よりなエラーロヶーシ冒ン多項式計算器相当部を示して
いる。っｔｂ、エラー訂正符号として採用されたＢＣＨ
符号の一種でありリードソロモン符号の復号（エラー訂
正）のために各種の代数演算をなしてエラーロヶーシロ
ン（多項式）およびエラーパターンを生成するのがエラ
ーロ゛ケージ璽ン多項式計算器に与えられた役目である
が、この場合は前述したよう忙除算を乗算処理で済ませ
るのＣ；必要となる代数演算は加算および乗算だけとな
る。

具体的には、入力パス（Ｉ−ＢＵＳ）　４０から供給さ
れる再生シンがル（ｗ、、、　、　Ｗｍ＋２．　ｗ、＋
、・・・Ｗｅ）をシンドローム生成器（８ＹＮＤＨＯＭ
Ｅ）　４　Ｊ（第３図のシンドローム検出部１２３ｂに
和尚）に入れて（ハ）式のようなシンドロームＳ、−ｓ
。

を生成する。そして、このシンドローム計算器４１で生
成されたシンドローム８Ｏ−ｓａを転送パス（Ａ−ＢＵ
Ｓ　）　４２Ａを介してメモリ（ＲＡＭ）４３に格納す
る。

次に、メモリ（ＲＡＭ）　４３に格納されたシンドロー
ムＳｏ〜Ｓ畠を転送パス（Ｂ−ＢＵＳ　）　４２　Ｂを
介して適宜に読み出し、演算ユニット（ＡＬＵ）４４お
よびレジスタＲＥＧＩ　、　ＲＥ（、’　、　ＲＥＧ３
　。

４５Ａ、４５Ｂ、４５Ｃで必要な演算をなさしめること
Ｋよシ、Ｃ（＋）式のよりなｓａｅ　ｓ、　ｅ　ｓ。

全生成するりこζで、演算ユニッ）　（ＡＬＵ）　４４はガロア体に
おける加算および乗算をなし得る如くなされているもの
で、このうち乗算装置については後述するものとする。

そして、上述のようにして演算ユニット（ＡＬＵ）　４
４およびレジスタＲＥＧＪ　、　ＲＥＧＪ　ｔ　ＲＥＧ
３．４５Ａ、４５Ｂ、４ＢＣで゛生成された８ｅ、Ｓ、
、８゜は転送パス（Ａ−ＢＵＳ）４２　Ａを介してそれ
ぞれラッチ回路（ＬＡＴ−８，）　、　（ＬＡＴ−８ｂ
）　、　（ＬＡＴ−８，）４６　Ｃｐ　４６　Ｂ　ｔ　
４６　Ａにラッチされた後、セットパルスＳＰによシそ
れぞれラッチ回路（ＬＡＴ−１）　４６　Ｄ　、α乗算
レジスタ（ＲＥＧＸα）α２乗算レジスタ（ＲＥＧＸα
”）、４７Ｂにセッ゛トされる。・この場合、ｒ４レジ
スタ（ＲＥＧ　ｒ４　）４７　Ｃに対しても′１”が同
時にセットされるものとする。

ここで、α乗算レジスタ（ＲＥＧＸα）４７Ａおよびα
２乗算レジスタ（ＲＥＧ　Ｘα”）４７Ｂはクロックツ
４ル／ＣＣＰによって前の値をそれぞれα倍、α！倍す
る回路である。また、ｒ４　レジスタ（ＲＥＧ　ｒ番）
４７Ｃは初期状態で１にセットされた仮、クロックツや
ルスｃＰによって順次α倍するムラ１路であって、との
場合はα０〜α５１１でを発生する役目を有している。

次に、以上のようなラッチ回路（ＬＡＴＩ）、４６　Ｄ
、α乗算レジスタ（ＲＥＧＸα）４７Ａ、α１乗算レジ
ススタ（ＲＥＧＸα”）４７Ｂおよびｒ４レジスタ（Ｒ
ＥＧｒ４　）　４７　Ｃに対するＳａ＋　％　＊　Ｓａ
およびｌ”のセットが終了したら、これらに対してそれ
ぞれクロックパルスＣＰをこの場合は３１個入力せしめ
ることによシ、０う式のような２次式の演算動作をなさ
しめる。

すなわち、ラッチ回路（ＬＡＴＩ）　４６　ＤからのＳ
０出力とα乗算レジスタ（ＲＥＧ　Ｘα）４２Ａからの
Ｓ、α（＝　８ｂｘ　）田方とを加算回路（ＡＤＲＪ　
）　４　＃　Ａで加算し、α２乗算レジスタ（ＲＥＧ　
Ｘα’　）４７Ｂ　　からのＳ１α！　（−８，ｘ！　
）出力と上記加算回路（ＡＤＲＩ　）　４８　Ａの加算
出力ＳＬ、＋Ｓ、α（−８，＋　Ｓｂｘ　）とを加算回
路（ＡＤＨ，？）　４　ＩＩ　Ｂで加譜することによシ
ｓ、ａ’＋ｓ、α＋８．　（＝　Ｓ、ｘ　”＋　８１．
ｘ　＋　Ｓｅ＝　公）なる演舞動作をなさしめるもので
ある。

そして、この場合３１個のクロックパルスＣＰ入力によ
ってαがα０〜α３１に変化する間つま夛（至）式の２
次式におけるＸにα０〜α３１が順次に代入されている
間において尚該２次式がｆ＜Ａ＞　−Ｏとなるのを加算
回路ＡＤＨ，２４８Ｂの出力でオーｐ”−０”として零
検出器０−ＤＥＴ　４９が２回検出したとすれば、それ
が当該２次式の根を与える点に外ならない。

そこで、零検出器０−ＤＥＴ　４９の検出出力によυ、
そのときの上記ｒ番しジヌタＲＥＧｒ４４７Ｃの内容を
う、子回路ＬＡ’Ｍｌ　、　ＬＡＴｃｔｊ　４６に、４
６Ｆｌ／Ｃ１５＋）シてやることによシ、エラーロケー
シ冒ンを与えるα１およびαｊを得ることができるよう
になる。

そして、このようにして得られたエラーパターン１１ンを与えるα　およびαｊはう、子回路ＬＡＴα＊ＬＡ
Ｔαｊ４６Ｅ、４６Ｆから転送ノぐスＢ−ＢＵＥＩ　４
２Ｂを介して上述した演算ユニッ）　ＡＬＵ　４４に転
送されて（ロ）、＠式のような加算および乗算がなされ
ることによシ、エラーロケーシ曹ンσ１　、σ電が生成
される。

ところで、上述し良ようにしてエラーロケーシ璽ンを生
成した過程において、α乗算レジスタＲＥＧＸα４ＦＡ
からの出力が前述した表の内容をダート化して構成され
ているダート回路ＧＡＴＥ５０に対してエラー／４ター
ンを得るために供給されている。

これによって、α乗算レジスタＲＥＧＸα４７Ａからの
出力が前述した表のα３２ｍのいずれかに一致したとす
ると、ｆｆ−）回路ＧＡＴＥ　８　ｏからのロードｓル
スｙｃｘ＋）、’７　ｙ　ｆ　回路ＬＡＴｃ！−”ｍ４
６　ｇに対してダート回路ＧＡＴＥ６０にコード化され
ているα−５２ｍのうちの対応する逆数データがセット
されると共に、ラッチ回路ＬＡＴαｑ４ｇＨに対して上
記ｒ４レジスタＲＥＧｒ４４７　Ｃの虫９ときの内容で
あるαｑデータがセットされることによυ、５２ｍエラーパターンを与えるαｑおよびα　　が得られるこ
とになる。

そして、このようにして得られたエラーパターンを与え
るαｑおよびα　　はそれぞれラッチ回路ＬＡＴα−３
２”ＳＬＡＴ（ＸｑＪｇＧ、　４ｇＨカラ転送ハｘＢ　
ＲＵＢ　４２　Ｂを介して上述の８ｍと共に、前述した
演算ユニツ）　ＡＬＵ　４４に転送されて（３９）式の
ようなＳ、・αｑ・α−３２ｍなる乗算処理が施ヒされ
て（α１＋αｊ）＝１なる逆数とされた後、（３０Ａ’
）式のような乗算ならびに（３０Ｂ）式のような加算が
なされることによυ、工２−ノ！ターンｅ１．θ２が生
成される。

また、以上のようにして得られるエラー霞ケージ璽ンσ
１１σ２およびエラー／４ターンｅ１．　ｅ２に基いて
工２−訂正をなし得ることは前述した通りである（第１
図参照）。

第５図は第４図による場合の具体例として、Ｓｂ！Ｓ、
（α叫αＪ）＝α６０．αｉ＝α９．α１ｊ′＝α１５
　　のときの各部のタイ電ングチャートを示している。

すなわち、（ａ）はセットパルスｓ　ｐ　、　（ｂ）は
クロ。

クパルスｃ　Ｐ　％　（ｅ）はラッチ回路ＬＡＴ　１の
内容、（ｄ）はα乗算レジスタＲＥＧＸαの内容、（−
）はα２乗算レジスタＲＥＧＸα２の内容、（ｆ）は加
算回路ＡＤＡＪの出力、（ｇ）は零検出器、０−ＤＩＣ
Ｔの出力、（ｈ）はｒ４レジスタＲＥＧｒ４の内容、（
１）はう、チ回路ＬＡＴα１の内容、（ｊ）はラッチ回
路ＬＡＴαｊの内容、仮）はダート回路ＧＡＴＥのロー
トノ９ルス、Ｃ１）はう、子回路ＬＡＴα　　の内容、
に）はラッチ回路ＬＡＴαｑの内容である。

次に、上述した演算ユニ、）　（ＡＬＵ）に備えられる
乗算装置についてみてみるに、例えばガロア体における
乗算Ａ（α）−Ｂ（α）・Ｃ（α）はＢ（α）、Ｃ（α）がそれぞれＢ（α）＝ｂ７α’十す、α’　十＝＝−・＋　ｂ　。

Ｃ（α）＝ｃ７α′＋ｃ７α６＋・・・曲・曲用十ｅ６
で表わされるものとすれば、次のように変換することが
できる。但し、αはガロア体ＧＦ（２８）の生成多項式
’　（Ｘ）の根とする。

Ｂ（α）・Ｃ（α）＝　Ｂ（α）（α（ａｔα６＋ｃ、α５＋ｃ３α２＋ｃ
Ｉ）＋（ｃ、α６＋ｃ４α４十ＩＢ２Ｃ２＋ｃｏ月＝　（αＢ（α））（ｃ、α６＋ｃＩＩα４＋ｃ、α２
＋ｃ１　）十Ｂ（α）（ｃ６α６＋ｃ４α４＋ｃ、α”
ｅｏ　）　・−−−四［１）つまシ、これは右辺第１項
である（αＢ（α月（Ｃ］α６＋ｃｓα４＋ｃ３α”ｅｘ）　
　・・−・・・・・・・・　・・庫ａと右辺第２項であ
る。

Ｂ（α）（ｃ６α６＋ｃ６α４＋ｃ、α２＋ａ６　）　
　・＋＋・＋＋＋＋＋＋＋＋＋＋＋＋＋Ｇ１１とに分け
て２ステツプで処理することが可能であることを示して
いる。

第６図は以上のような原理に基くガロア体における乗算
装置の具体例を示すもので、被乗数Ｂ（α）データおよ
び乗数Ｃ（α）データはそれぞれう、子回路５１．５２
にラッチされる。

そして、ラッチ回路６１の出力は直接あるいはα乗算回
路５３を介してセレクト回路５４の第１および第２入力
端（ＩＮＩＩ　）　ｒ　（ＩＮＩＩ　）に供給される如
く表されている。

また、ラッチ回路５２の出力はラッチされたＣ（α）デ
ータの各係数ｅＯ”’ｅ、！Ｆをパラレルにしてセレク
ト回路５５の各入力端に供給される如くなされている。

ここで、セレクト回路５４．５５はセレクタ信号（）（
／Ｌ　）によってｒ−）制御されることによシ、“Ｈ”
のとき上記（ロ）式側の乗算を且つ”Ｌ″のとき上記峙
式側の乗算をなし得るような選択動作を行なうものであ
る。

つまり、セレクト信号（ＶＬ）が＠Ｈ″のときセレクト
回路６４をして第２の入力端（ＩＮｌｌ）側の入力デー
タ（αＢ（α月を選択的に導出せしめると共に、セレク
ト回路５６をしてその第１出力端から０皿出力を、第２
出力端からｅｌ出力を、第３出力端からｅＢ出力を、第
４出力端から６出力を選択的に導出せしめるものである
。

今、セレクト信号（Ｈ７′Ｌ）がｗ　Ｈｓであるとする
と、セレクト回路６４からの（αＢ（α月なる出力はセ
レクト回路６６に供給されると共にＣ２乗算回路５７に
供給されここで、セレクト回路５６は上記セレクト回路
５５からの匂出力によシグート制御されるもので、上記
（αＢ（α））なる出力をエクスクルシブオア回路６８
の入力一端に供給する如くなされている。

また、α乗算回路５７でＣ２が乗算されることによシ（
Ｃ５ｎ　（α月となされた出力はセレクト回路５９に供
給されると共に、α乗算回路６０に供給される。

ζこで、セレクト回路５９は上記セレクト回路６６から
の８３出力によルグート制御されるもので、上記（α３
Ｂ（α月なる出力を上記エクスクルシブオア回路５８の
入力他端に供給している。

このエクスクルシブオア回路５８からの（αＢ（α）＋
α５　Ｂ（α））なる出力はエクスクルシブオア回路６
１の入力一端に供給されている。

また、α乗算回路６０でαが乗算されることによシ（α
Ｂ（α月となされた出力はセレクト回路６２に供給され
ると共に、α乗算回路６３に供給される。

ここで、セレクト回路６２は上記セレクト回路５５から
のｅＢ小出力よシグート制御されるもので、上記（α５
　Ｂ（α月なる出力を上記エクスクルシブオフ回路６１
の入力他端に供給する如くなされている。

このエクスクルシブオア回路６１からの（αＢ（α）＋
α３　Ｂ（α）＋α５ｎ（α））なる出力はエクスクル
シブオア回路６３の入力一端に供給されている。

また、α２乗算回路６４でα２が乗算されることによシ
（α７Ｂ（α月となされた出力はセレクト回路６６に供
給されている。

ここで、セレクト回路６５社上記セレクト回路５５から
の０７出力によりｌ’−）制御されるもので、上記（α
Ｂ（α月なる出力を上記エクスクルシブオア回路６３０
入力他端に供給する如くなされている。

このエクスクルシブオア回路６８からの（（ＩＢ（ｄ）
＋Ｃ（３Ｂ（α）＋α５Ｂ（α）＋ｃｔ’Ｂｒ（ｆｆｉ
月Ｊｄ　ラ、　ｆ　回路６６に供給されると共に、エク
スクルシブオア回路６７の入力一端に供給されている。

このエクスクルシブオア回路６７はその人力他端に上記
ラッチ回路６６の出力が供給されると共に、その出力が
ラッチ回路６８に供給される如くなされている。

つまシ、この状態ではラッチ回路６６に対して実際上（
αＢ（α月（ｅ７α６＋ｃ８α４＋ｃ婁α２＋ｃ１）な
る′、Ａ擾式に相当する乗算出力がラッチされているも
のである。

次に、セレクト信号（ｌ（／Ｌ）が“Ｌ”になったとす
れば、上述と略同様にして最終的にエクスクルシブオア
回路６７の入カ一端ニＢ（α）（ｅｓα６＋ｃ４α４＋
ｃ！α２＋Ｃｏ）なる一式に相当する乗算出力が供給さ
れるもので、ここで上記ランチ回路６６のラッチ出力が
加えられることにより、上記０９式に相当するＢ（α）
・Ｃ（α）の乗算出力がラッチ回路６８を介して導出す
ることが可能となるものである。

なお、以上において各ラッチ回路５１，５２゜６６．６
８は２相の基本クロックＣＰ　１　＋　ＣＰ　！が加え
られるダート回路６９で生成されるう、力信号ＬＰ１．
ＬＰ！　、ＬＰｓによシラ、チ状態が制御されるもので
ある。

第７図は以上のような乗算動作のタイミングチャートを
示すもので、（ａ）　、　（ｂ）が基本クロックＣＰｌ
　＊　ＣＰ　！　、！　（Ｃ）　ｌ　（’）が被乗数デ
ータＢ（α）および乗数データＣ（α）の入力タイミン
グ、（４１）がう、子信号ＬＰＩ　、（＋）がセレクト
信号（）ｔ／Ｉ−）、（））がラッチ信号ＬＰ、　、（
／ＴＪがラッチ回路６６のラッチタイミングとその内容
、（ｉＩ）がラッチ信号ＬＰＩ　、（Ｊ）がラッチ回路
６８のラッチタイミングとその内容である。

次に、以上におけるα乗算回路５３およびα２乗算回路
５”１．６０．６４について説明する。

すなわち、αはガロア体ＧＦ（２８）における生成多項
式”　（Ｘ）１／（ｘ）＝ｘ　＋ｘ　＋ｘ　＋ｘ　＋１の根であるか
ら ”　（（１）−α＋α＋α＋α＋２＝。

よシ α８＝α４＋α３＋α２＋１　　　・・・・・・・・・
・・・・・・・・・・・・鵠の関係にある。

ここで、ある被乗数ｒ−タＥ（α）Ｅ（α）＝Ｅ７α７＋Ｅ６α６＋・・・・・曲＋Ｅ。

にαを乗算するものとすれば、一式を用いてＥ（α）・
α＝Ｅフ　α　＋Ｅ６　α　＋・・・・・・・・・＋Ｅ
ｏ　α＝Ｅ、α７＋Ｅ、α６＋Ｅ４α５＋（Ｅｓ　　＋
ＥＴ　）α４＋（Ｅ！　＋ＥＴ　　）α’＋（Ｅｌ　　
＋Ｅ？　　）α２　＋　Ｅ、α十ＥＴ＝ｐ、α７＋Ｆ６
α６＋Ｆ５α５＋Ｆ４α４＋Ｆ３α３＋Ｆ、α２＋Ｆｌ
α＋Ｆ０　　　　　　　　　　・・・・叩・・・・・・
・・聞・に）と表わすことができる。

つまシ、かかる（ハ）式の如きα乗算回路５３は第８図
に示すようにエクスクルシブオフ回路（ＥＸ−ＯＲ４１
）〜（ＥＸ−ＯＲ４８）を用いて容易に実現することが
できる。

また、Ｅ（α）・α２についてはＥ（α）・α２＝Ｅ６α８　＋　ｇ　、α７＋Ｅ４α６
＋（Ｅ鵞　十Ｅ７　）α４＋（Ｅｒ　　＋　Ｅ、）α３
　＋　Ｅ、α２　＋　Ｅ、α＝Ｅ１１　α′＋Ｅ４　α
６＋（Ｅｌ　　　＋　　Ｅｔ　　）α５＋（Ｅ、＋Ｅ１
１　　）ＦＩＩ）１’”（Ｅ１＋Ｅｓ　＋Ｅ、　）α’
＋（Ｅｏ　＋Ｅｓ　）α２＋Ｅ、α＋Ｅ７＝Ｈ，α７＋ｎ−α６　＋Ｈ、α５＋Ｈ４α＋Ｈ３α５
＋ｌ（！α＋Ｈ１α＋Ｈ，・叩１曲曲（ハ）と表わすこ
とができる。

つまシ、かかる（ハ）式の如きα２乗算回路６７゜６０
．６４は第９図に示すようにエクスクルシブオフ回路（
ＥＸ−ＯＲｓｌ）　〜（ＥＸ−ＯＲｓ　、　）を用いて
容易に実現することができる。

なお、この発明は上記し且つ図示した実施例のみに限定
されることなく、この発明の要旨を逸脱しない範囲で種
々の変形や適用が可能であることは言う迄もない。

例えば、チーｆ　ＰＣＭ等のデジタル化され友情報の伝
送や記録再生システム機器等に好適するものである。

〔発明の効果〕

従って、以上詳述したようにこの発明によれば、特に大
容量のメモリを必要とする対数バッファや真数バッファ
を用いることなくエラーロケーションやエラーパターン
を得るに必要なガロア体における乗算や除算をなし得る
ようにし、以って構成の簡易化ならびに低価格化に寄与
し得るように改良した極めて良好なるエラー訂正回路を
提供することが可能となる。

【図面の簡単な説明】

第１図はリードソロモン符号の復号システムでなるエラ
ー訂正回路を示す概略構成図、第２図は従来のエラーロ
ーケージいン多項式計算器を示す構成図、第３図はこの
発明が適用されるＤＡＤ再生装置の概要を示す構成図、
第４図はこの発明の一実施例を示す要部の構成図、第５
図は第４図の動作の具体例を説明するだめのタイミング
チャート、第６図れ第４図の演算ユニット部に備えられ
る乗算装置の具体例を示す構成図、第７図は第６図の動
作の具体例を説明するためのタイミングチャート、第８
図、第９図は第６図のα乗算回路、α２乗算回路の具体
例を示す構成図である。４０・・・入力パス、４ノ・・・シンド四−ム生成器、
４２Ａ、４２Ｂ・・・転送パス、４３・・・メモリ、４
４・・・演算ユニ、ト、４５Ａ〜４５Ｃ・・・レジスタ
、４６Ａ〜４６Ｈ・・・ラッチ回路、４２Ａ・・・α乗
算レジスタ、４７Ｂ・・・α乗算レジスタ、４７Ｃ・・
・ｒ４　レジスタ、４８１．４８Ｂ・・・加算回路、４
９・・・零検出器、５０・・・ダート回路。出願人代理人　　弁理士　鈴　江、武　彦第１図１

Claims

【特許請求の範囲】

ガロア体ＣＦ　（２ｍ）における２重訂正ＢＣＨ符号に
よるエラーロケーシロン多項式を用いてエラー創正に必
要なエラーロケーシ璽ンおよびエラーパターンを生成し
てなるエラー訂正回路において、前記エラーロケ−シー
ン多項式を解いてエラーロケーシロンを生成するに必要
な所定の演算列、理をなす第１の手段と、この第１の手
段による演算データの一部を該第１の手段と併用して除
数の逆数データとして用いることにより、前記エラーパ
ターンを得るに必要な除算処理を乗算処理に変換して遂
行せしめる第２の手段とを具備してなることを特徴とす
るエラー訂正回路０