KR940001147B1 - 부분체 GF(2^m/2)을 이용한 GF(2^m)상의 연산방법 및 장치 - Google Patents
부분체 GF(2^m/2)을 이용한 GF(2^m)상의 연산방법 및 장치 Download PDFInfo
- Publication number
- KR940001147B1 KR940001147B1 KR1019910004391A KR910004391A KR940001147B1 KR 940001147 B1 KR940001147 B1 KR 940001147B1 KR 1019910004391 A KR1019910004391 A KR 1019910004391A KR 910004391 A KR910004391 A KR 910004391A KR 940001147 B1 KR940001147 B1 KR 940001147B1
- Authority
- KR
- South Korea
- Prior art keywords
- circuit
- partial
- base
- multiplication
- represented
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
- G06F7/724—Finite field arithmetic
- G06F7/726—Inversion; Reciprocal calculation; Division of elements of a finite field
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1833—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/033—Theoretical methods to calculate these checking codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/72—Indexing scheme relating to groups G06F7/72 - G06F7/729
- G06F2207/7209—Calculation via subfield, i.e. the subfield being GF(q) with q a prime power, e.g. GF ((2**m)**n) via GF(2**m)
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Physics (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Probability & Statistics with Applications (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Algebra (AREA)
- Complex Calculations (AREA)
Abstract
내용 없음.
Description
제1도는 본 발명의 부분체 GF(24)상의 원소로의 변환회로의 논리 회로도이다.
제2도는 본 발명의 GF(28)상의 원소로서 역변환회로의 논리 회로도이다.
제3도는 본 발명의 부분체 GF(24)을 이용한 승산회로의 블럭도이다.
제4도는 본 발명의 부분체 GF(24)을 이용한 역원회로의 블럭도이다.
제5도는 본 발명의 부분체 GF(24)을이용한 제산회로의 블럭도이다.
제6도는 본 발명의 GF(24)상에서 역원회로의 논리 회로도이다.
제7도는 본 발명의 GF(24)상에서의 역원회로의 논리 회로도이다.
제8도는 본 발명의 GF(24)상에서의 제곱 및 γ승산회로의 논리 회로도이다.
제9도는 본 발명의 GF(24)상에서의 γ승산회로의 논리 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : EXOR 게이트 20 : AND 게이트
30 : OR 게이트 40 : GF(24)상에서의 가산기
50 : GF(24)상에서의 승산기 60 : GF(24)상에서의 γ승산기
70 : GF(24)상에서의 제곱 및 γ승산기 80 : GF(24)상에서의 역원기
본 발명은 GF(2m)상의 연상방법 및 회로에 관한 것으로, 특히 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산방법 및 회로에 관한 것이다.
유한체(finite field)연산은 최근 DSP(Digital Signal Processing) 기법의 향상으로 오류정정부호이론, 스위칭이론 및 암호이론분야등에 널리 적용되고 있다. 특히, 유한체 연산중 기본이 되는 승·제산은 하드웨어를 구성할 경우 고속이어야 하며 보다 적은 계산량으로 유한체 연산을 간소화시켜 전체 시스템의 복잡성을 감소시키는 것이 요구된다.
종래의 원소의 갯수가 2m개인 유한체 GF(2m)상의 각 원소들의 표현방법은 크게 벡터표현(vector representation)과 지수표현(exponent representation)의 두가지로 나눌 수 있다.
일반적으로, 지수표현에 의한 연산에서는 승산 및 제산이 비교적 쉬운 반면 가산은 매우 복잡하다. 따라서, 지수표현에 의해 하드웨어를 구현할 때, 승산기와 제산기는 비교적 단순하지만 가산기는 복잡하다. 그리고 벡터 표현에 의한 연산에서 가산은 용이한 반면, 승산 및 제산은 어렵다.
따라서, 벡터 표현에 의해 하드웨어를 구현할 때, 가산기는 단순하지만 승산기와 제산기는 매우 복잡하다.
예를 들어, 유한체 GF(28)의 승산기를 구성할 경우, AND 게이트가 64개, EXOR 게이트가 73개가 필요하고, 제산을 위한 역원 계산에만도 AND 게이트가 304개, OR 게이트가 494개가 소요된다.
본 발명의 목적은 고속으로 동작될 수 있는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산방법을 제공하는데 있다.
본 발명의 다른 목적은 회로구성이 간단한 GF(2m/2)을 이용한 GF(2m)상의 연산회로를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산방법은 GF(2m)상의 기저로 표현된 원소로부터 부분체 GF(2m/2)상의 기저로 표현된 원소로 변환하는 변환과정, 상기 부분체 GF(2m/2)상의 기저로 표현된 원소들 GF(2m/2)상에서 연산을 수행하는 연산과정, 상기 연산된 GF(2m/2)상의 기저로 표현된 원소를 GF(2m)상의 기저로 표현된 원소로 역변환하는 역변환과정으로 구성된 것을 특징으로 한다.
본 발명의 다른 목적을 달성하기 위한 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로는 GF(2m)상의 기저로 표현된 원소로부터 부분체 GF(2m/2)상의 기저로 표현된 원소로 변환하는 변환수단, 상기 부분체 GF(2m/2)상의 기저로 표현된 원소를 GF(2m/2)상에서 연산을 수행하는 연산수단, 상기 연산된 GF(2m/2)상의 기저로 표현된 원소를 GF(2m)상의 기저로 표현된 원소로 역변환하는 역변환수단으로 이루어진 것을 특징으로 한다.
본 발명의 일 실시예인 부분체 GF(24)를 이용한 GF(28)상의 연산방법과 그에 따른 회로는 다음과 같다.
GF(28)상의 임의의 원소를 α4라 하면, a, b∈GF(24), β∈GF(28)일때 α4=a+bβ로 표현된다. 그러면, GF(28)상의 임의의 원소를
이라 하면, γ∈GF(28), γ∈GF(24)일때
αk=z0+z1γ+z2γ2+z3γ3+z4β+z5βγ+z6βγ2+z7βγ3=(z0+z1γ+z2γ2+z3γ3)+β(z4+z5γ+z6γ3+z7γ3)=a+bβ
로 표현된다.
여기에서, {zi}={0, 1}
(λi)={1, γ, γ2, γ3, β, βγ, βγ2, βγ3}이고
{λi}는 서로 선형 독립이다.
본 발명은 GF(28)의 부분체 GF(24)을 이용하여 GF(28)의 GF(24)상에서의 기저(basis)를 {1,β}, β∈GF(28)라 정의하고 GF(28)의 원시다항식(primitive polynomiai)
P(x)=x8+x4+x3+x2+1
의 근을 α라 하면 α8+α4+α3+α2+1=0이 된다.
도한, GF(24)의 원시다항식 P(x)=x4+x3+1의 근을 다시 γ라 하고 γ4+γ3+1=0이 되는 GF(28)내의 원소 γ를 찾으면 α119가 되고 β2=α119+1·β를 만족하는 β는 β=α7이 됨을 알 수 있다.
이에 따른 GF(28)의 GF(24)상에서의 기저는
{1, γ, γ2, γ3, β, βγ, βγ2, βγ3}={1, α119, α238, α102, α7, α126, α245, α109}
이 되면, 임의의 원소 Z를 위의 기저로 표현하면 다음과 같다.
Z=z0+z1α119+z2α238+z3α102+z4α7+z5α126+z6α245+z7α109=(z0+z1+z2+z6+z7)+(z1+z2+z5)α+(z3+z5+z7)α2+(z2+z6+z7)α3+(z1+z7)+α4+(z5+z6+z7)α5+(z3+z5+z6)α6+(z1+z4+z6+z7)α7……(1)
식 (1)로 부터
i) 부분체 GF(24)의 기저로 표현된 원소로부터 GF(28)의 기저로 표현된 원소로의 변환은 다음과 같다.
b0=z0+z1+z2+z6+z7
b1=z1+z2+z5
b2=z3+z5+z7
b3=z2+z6+z7
b4=z1+z7
b5=z5+z6+z7
b6=z3+z5+z6
b7=z1+z4+z6+z7………………………………………………………………(2)
제1도는 상기 식(2)를 13개의 EXOR 논리게이트(10)로 구성한 것을 나타내고 있다.
식(2)로부터
ii) GF(28)의 기저로 표현된 원소로부터 부분체 GF(24)의 기저로 표현된 원소로의 변환은 다음과 같다.
z0=b0+b1+b5
z1=b1+b3+b5
z2=b2+b3+b6
z3=b1+b3+b4+b6
z4=b1+b2+b3+b5+b6+b7
z5=b2+b5+b6
z6=b1+b2+b3+b4+b5+b6
z7=b1+b3+b4+b5………………………………………………………………(3)
제2도는 상기 식(3)을 13개의 EXOR 논리게이트(10)로 구성한 것을 나타내고 있다.
상기 식(2)와 (3)의 GF(28)의 기저로 표현된 원소로부터 부분체 GF(24)의 기저로 표현된 원소로의 변환과 역변환방법을 이용하여 GF(24)상에서의 승산, 역원, 제산회로를 구성하여 보면 다음과 같다. 두 원소 A, B가 식(2)에 의해서 변환된 원소라고 가정한다.
iii) 두 원소 A, B의 승간결과를 C라 하고
C=A·B=(a0+a1β)·(b0+b1β)=c0+c1β, a0, a1, b0, b1, c0, c1∈GF(24)
라 놓으면 승간결과 c0, c1은 각각 다음과 같다.
c0=a0b0+a1b1γ
c1=a0b1+a1b0+a1b1……………………………………………………………(4)
제3도는 식(4)를 3개의 GF(24)상에서의 승산기(50), 4개의 GF(24)상에서의 가산기(40), 1개의 GF(24)상에서의 γ승산기(60)로 구성한 것을 나타내고 있다.
iv) 원소 Z의 역원을 Z-1라 하고
Z=x0+x1β x0, x1∈GF(24)
Z-1=y0+y1β y0, y1∈GF(24)일때,
Z·Z-1=(x0+x1β)(y0+y1β)=x0y0+x0y1β+y0x1β+x1y1β2=1 ………(5)
이 되고 β2=f0+f1β(f0, f1∈GF(24))로 표현된다. 여기서 f1=1이 되게 β2=γ+β로 잡으면 식(5)로부터
Z·Z-1=(x0y0+x1γy1)+(x1y0+(x0+x1)y1)β=1,
그리고,
x0γx1y0=1,
x1x0+x1y1=0, …………………………………………………………………(6)
가 됨을 알 수 있다.
식(6)으로부터 역원결과치 y0, y1은 다음과 같다.
제4도는 식(7)을 3개의 GF(24)상에서의 승산기(50), 1개의 GF(24)상에서의 가산기(40), 1개의 GF(24)상에서의 제곱 및 γ승산기(70), 1개의 GF(24)상에서의 역원기(80)로 구성한 것을 나타내고 있다.
v) 두원소 A, B의 제산결과를 D라 하고
D=A/B=(a0+z1β)/(b0+b1β)=d0+d1β, a0, a1, b0, b1, d0, d1∈GF(24)
라 놓으면 제산결과 d0, d1은 각각 다음과 같다.
제5도는 식(8)을 6개의 GF(24)상에서의 승산기(50), 5개의 GF(24)상에서의 가산기(40), 1개의 GF(24)상에서의 역원기(80), 1개의 γ승산기(60), 1개의 GF(24)상에서의 제곱 및 γ승산기(70)로 구성한 것을 나타내고 있다.
제3, 4, 5도에 도시된 장치들을 구성하기 위하여 사용된 GF(24)상에서의 승산기, 역원기, 제곱 및 γ승산기, γ승산기를 회로로 구현하여 보면 다음과 같다.
GF8(4)상에서의
i) 두 원소 X, Y의 승산결과를 Z라 하면
Z=X, Y=(x0+x1α+x2α2+x3α3)·(y0+y1α+y2α2+y3α3)=z0+z1α+z2α2+z3α3
으로부터 z0, z1, z2, z3는 다음과 같다.
z0=x0y0+x3y1+(x2+x3)y2+(x1+x2+x3)y3
z1=x1y0+x0y1+x3y2+(x2+x3)y3
z2=x2y0+x1y1+x0y2+x3y3
z3=x3y0+(x2+x3)y1+(x1+x2+x3)y2+(x0+x1+x2x3)y3……………………(9)
제6도는 식(9)를 AND 게이트(20)와 15개의 EXOR 게이트(10)를 사용하여 구성한 것을 나타내고 있다.
ii) 원소 A의 역원을 I라고 하면 역원표는 다음과 같다.
a0a1a2a3I0I1I2I3
1 1 0 0 0 1 0 0 0
γ 0 1 0 0 0 0 1 1
γ20 0 1 0 0 1 1 1
γ30 0 0 1 1 1 0 0
γ41 0 0 1 1 0 1 1
γ51 1 0 1 0 1 0 1
γ61 1 1 1 1 0 1 0
γ71 1 1 1 0 1 1 1
γ80 1 1 1 1 1 1 1
γ91 0 1 0 1 1 1 1
γ100 1 0 1 1 1 0 0
γ111 0 1 1 1 0 0 1
γ121 1 0 0 0 0 0 1
γ130 1 1 0 0 0 1 0
γ140 0 1 1 0 1 0 1
상기 표를 Karnaugh map에 간략화 하면 다음과 같다.
제7도는 식(10)을 16개의 AND 게이트(20), 10개의 OR 게이트(30), 4개의 NOT 게이트를 사용하여 구성한 것을 나타낸 것이다.
iii) 제곱 및 γ승산기는 원소 A=a0+a1, γ+a2γ2+a3γ3(여기에서, γ4=γ3+1)일때 γA2=(a2+a3)+(a0+a2+a3)γ+a3γ2+(a1+a2)으로 나타내어진다.
제8도는 3개의 EXOR 게이트(10)를 사용하여 제곱 및 γ승산기를 구성한 것을 나타낸 것이다.
iv) γ승산기는 원소 A=a0+a1γ+a2γ2+a3γ3(여기에서, γ4=γ3+1)일때 γA=a3+a0γ+a1γ2+(a2+a3)γ3으로 나타내어 진다.
제9도는 1개의 EXOR 게이트(10)를 사용하여 γ승산기를 구성한 것을 나타낸 것이다.
여기에서, 본 발명의 승산, 역원, 제산회로에 사용되어지는 게이트의 총수를 계산하여 보기로 한다. 본 발명의 부분체 GF(24)을 이용한 GF(28)상의 승산, 제산, 역원회로는 제1도와 제2도의 회로를 기본적으로 구비하고 있어야 한다.
제3도에 있어서, 사용된 게이트의 총수는 다음과 같다.
제4도에 있어서, 사용된 게이트의 총수는 다음과 같다.
제5도에 있어서, 사용된 게이트의 총수는 다음과 같다.
따라서, 본 발명의 부분체 GF(24)을 이용한 GF(28)상의 승산, 제산, 역원회로를 구성할 경우에 논리게이트의 갯수가 줄어듬으로 인해서 회로가 간략화되고 속도를 줄일 수 있는 이점이 있다. 본 발명의 회로는 GF(2m)상의 승산, 제산, 역원계산을 위한 회로구성에 이용되어질 수 있다.
또한 GF(2m)상의 원소의 변환 및 역변환과정이 1회의 변환으로 한정되지 않는다.
본 발명은 상기 실시예에만 국한되는 것이 아니고 본 발명의 기술적 사상과 범주내에서 여러가지 변형을 이루어질 수 있다.
Claims (25)
- GF(2m)상의 기저로 표현된 원소로부터 부분체 GF(2m/2)상의 기저로 표현된 원소로 변환하는 변환수단, 상기 부분체 GF(2m/2)상의 기저로 표현된 원소를 GF(2m/2)상에서 연산을 수행하는 연산수단, 상기 연산된 GF(2m/2)상의 기저로 표현된 원소를 GF(2m)상의 기저로 표현된 역변환하는 역변환수단으로 구성된 것을 특징으로 하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로.
- 제1항에 있어서, 상기 m=8인 것을 특징으로 하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로.
- 제2항에 있어서, 상기 GF(28)의 GF(24)상에서의 기저를 {1, β}, β∈GF(28)정의하는 것을 특징으로 하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로.
- 제3항에 있어서, 상기 GF(28)의 원시다항식이 P(χ)=χ8+χ4+χ3+ χ2+χ +1인 것을 특징으로 하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로.
- 제4항에 있어서, 상기 GF(24)의 원시다항식이 P(χ)=χ4+χ3+1인 것을 특징으로 하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로.
- 제5항에 있어서, 상기 GF(28)의 상기 GF(24)상에서의 기저가 {1, γ, γ2, γ3, β, βγ, βγ2, βγ3}={1, α119, α238, α102, α7, α126, α245, α109}이 되는 것을 특징으로 하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로.
- 제6항에 있어서, 상기 변환수단은 GF(28)상의 기저로 표현된 원소(b0, b1, b2, b3, b4, b5, b6, b7)을 GF(24)상의 기저로 표현된 원소(z0, z1, z2, z3, z4, z5, z6, z7)로 변환하기 위한 다음의 식z0=b0+b1+b5z1=b1+b3+b5z2=b2+b3+b6z3=b1+b3+b4+b6z4=b1+b2+b3+b5+b6+b7z5=b2+b5+b6z6=b1+b2+b3+b4+b5+b6z7=b1+b3+b4+b5을 만족하는 것을 특징으로 하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로.
- 제7항에 있어서, 상기 변화수단은 13개의 EXOR 게이트로 구성한 것을 특징으로하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로.
- 제8항에 있어서, 상기 역변화수단은 GF(24)상의 기저로 표현된 원소(z0, z1, z2, z3, z4, z5, z6, z7)를 GF(28)의 기저로 표현된 원소(b0, b1, b2, b3, b4, b5, b6, b7)로 역변환하기 위한 다음의 식b0=z0+z1+z2+z6+z7b1=z1+z2+z5b2=z3+z5+z7b3=z2+z6+z7b4=z1+z7b5=z5+z6+z7b6=z3+z5+z6b7=z1+z4+z6+z7을 만족하는 것을 특징으로 하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로.
- 제9항에 있어서, 상기 역변환수단은 13개의 EXOR 게이트로 구성한 것을 특징으로 하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로.
- 제10항에 있어서, 상기 연산수단은 GF(24)상의 임의의 두 원소 A, B의 승산결과를 C라 하고,C=A·B=(a0+a1β)·(b0+b1β)=c0+c1β, a0, a1, b0, b1, c0, c1∈GF(24)라 놓으면 승산결과 c0, c1은c0=a0b0+a1b1γc1=a0b1+a1b0+a1b1을 만족하는 것을 특징으로 하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로.
- 제11항에 있어서, 상기 승산을 위한 연산수단은 3개의 GF(24)상의 승산기, 4개의 GF(24)상의 가산기, 1개의 γ승산기로 구성된 것을 특징으로 하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로.
- 제13항에 있어서, 상기 역원을 위한 연산수단은 3개의 GF(24)상의 승산기, 1개의 GF(24)상의 역원기, 2개의 GF(24)상의 가산기, 1개의 제곱 및 γ승산기로 구성된 것을 특징으로 하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로.
- 제15항에 있어서, 상기 제산을 위한 연산수단은 6개의 GF(24)상의 승산기, 1개의 GF(24)상의 역원기, 4개의 GF(24)상의 가산기, 1개의 GF(24)상의 γ승산기, 1개의 GF(24)상의 제곱 및 γ승산기로 구성된 것을 특징으로 하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로.
- 제16항에 있어서, 상기 연산수단은 GF(24)상의 기저로 표현된 두 원소(X0, X1, X2, X3)와 (y0, y1, y2, y3)의 승산결과(z0, z1, z2, z3)가 나타난다고 할때 다음의 식z0=x0y0+x3y1+(x2+x3)y2+(x1+x2+x3)y3z1=x1y0+x0y1+x3y2+(x2+x3)y3z2=x2y0+x1y1+x0y2+x3y3z3=x3y0+(x2+x3)y1+(x1+x2+x3)y2+(x0+x1+x2x3)y3을 만족하는GF(24)상의 승산회로를 구비한 것을 특징으로 하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로.
- 제17항에 있어서, 상기 GF(24)상의 승산회로는 16개의 AND 게이트와 15개의 EXOR 게이트로 구성된 것을 특징으로 하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로.
- 제19항에 있어서, 상기 역원 회로는 16개의 AND 게이트, 10개의 OR 게이트, 4개의 NOT 게이트로 구성된 것을 특징으로 하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로.
- 제21항에 있어서, 상기 연산수단은 GF(24)상의 기저로 표현된 원소(a0, a1, a2, a3)의 제곱 및 γ승산결과(d0, d1, d2, d3)로 나타난다고 할때 다음의 식d0=a2+a3d1=a0+a2+a3d2=a3d3=a1+a2를 만족하는 GF(24)상의 제곱 및 γ승산회로를 구비한 것을 특징으로 하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로.
- 제21항에 있어서, 상기 GF(24)상의 제곱 및 γ승산회로는 3개의 EXOR 게이트로 구성된 것을 특징으로 하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로.
- 제22항에 있어서, 상기 연산수단은 GF(24)상의 기저로 표현된 원소(a0, a1, a2, a3)의 γ승산결과(e0, e1, e2, e3)로 나타난다고 할때 다음의 식e0=a3e1=a0e2=a1e3=a2+a3를 만족하는 GF(24)상의 γ승산회로를 구비한 것을 특징으로 하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로.
- 제23항에 있어서, 상기 GF(24)상의 γ승산회로는 1개의 EXOR 게이트로 구성된 것을 특징으로 하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산회로.
- GF(2m)상의 기저로 표현된 원소로부터 부분체 GF(2m/2)상의 기저로 표현된 원소로 표현하는 변환과정, 상기 부분체 GF(2m/2)상의 기저로 표현된 원소를 GF(2m/2)상에서 연산을 수행하는 연산과정, 상기 연산된 GF(2m/2)상의 기저로 표현된 원소를 GF(2m)상의 기저로 표현된 원소로 역변환하는 역변환 과정으로 이루어진 것을 특징으로 하는 부분체 GF(2m/2)을 이용한 GF(2m)상의 연산방법.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910004391A KR940001147B1 (ko) | 1991-03-20 | 1991-03-20 | 부분체 GF(2^m/2)을 이용한 GF(2^m)상의 연산방법 및 장치 |
US07/717,506 US5227992A (en) | 1991-03-20 | 1991-06-19 | Operational method and apparatus over GF(2m) using a subfield GF(2.sup. |
CN91104744A CN1042270C (zh) | 1991-03-20 | 1991-06-20 | 采用子域GF(2m/2)对GF(2m)的计算装置 |
JP3195580A JPH0728782A (ja) | 1991-03-20 | 1991-08-05 | 演算回路および演算方法 |
GB9118522A GB2253975B (en) | 1991-03-20 | 1991-08-29 | An apparatus operating on a galois field over gf (2m) |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910004391A KR940001147B1 (ko) | 1991-03-20 | 1991-03-20 | 부분체 GF(2^m/2)을 이용한 GF(2^m)상의 연산방법 및 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR920019108A KR920019108A (ko) | 1992-10-22 |
KR940001147B1 true KR940001147B1 (ko) | 1994-02-14 |
Family
ID=19312264
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019910004391A KR940001147B1 (ko) | 1991-03-20 | 1991-03-20 | 부분체 GF(2^m/2)을 이용한 GF(2^m)상의 연산방법 및 장치 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5227992A (ko) |
JP (1) | JPH0728782A (ko) |
KR (1) | KR940001147B1 (ko) |
CN (1) | CN1042270C (ko) |
GB (1) | GB2253975B (ko) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5778009A (en) * | 1995-06-14 | 1998-07-07 | Quantum Corporation | Dedicated ALU architecture for 10-bit Reed-Solomon error correction module |
US5812438A (en) * | 1995-10-12 | 1998-09-22 | Adaptec, Inc. | Arithmetic logic unit and method for numerical computations in galois fields |
US5771184A (en) * | 1995-10-12 | 1998-06-23 | Adaptec, Inc. | System and method for solving quadratic equation in galois fields |
GB9707861D0 (en) | 1997-04-18 | 1997-06-04 | Certicom Corp | Arithmetic processor |
US5854759A (en) * | 1997-05-05 | 1998-12-29 | Rsa Data Security, Inc. | Methods and apparatus for efficient finite field basis conversion |
US6286022B1 (en) | 1997-11-18 | 2001-09-04 | Rsa Security Inc. | Efficient finite field basis conversion involving a dual basis |
US6003057A (en) * | 1997-12-24 | 1999-12-14 | Motorola, Inc. | Galois field arithmetic logic unit circuit |
US6141786A (en) * | 1998-06-04 | 2000-10-31 | Intenational Business Machines Corporation | Method and apparatus for performing arithmetic operations on Galois fields and their extensions |
US6199087B1 (en) * | 1998-06-25 | 2001-03-06 | Hewlett-Packard Company | Apparatus and method for efficient arithmetic in finite fields through alternative representation |
KR20030020495A (ko) * | 2001-08-29 | 2003-03-10 | 강경식 | 유한체 지에프(2에 4승)를 이용한 지에프(2에 16승)의직렬 곱셈기 설계 |
KR20030020492A (ko) * | 2001-08-29 | 2003-03-10 | 강경식 | 유한체 지에프(2에 2승)를 이용한 지에프(2에 8승)의 직렬곱셈기 설계 |
KR20030020496A (ko) * | 2001-08-29 | 2003-03-10 | 강경식 | 유한체 지에프(2에 4승)를 이용한 지에프(2에 8승)의 직렬곱셈기 설계 |
KR100486726B1 (ko) * | 2002-11-09 | 2005-05-03 | 삼성전자주식회사 | 유한 체에서의 기저 변환 방법 및 기저 변환 장치 |
US7167886B2 (en) * | 2003-05-06 | 2007-01-23 | Lsi Logic Corporation | Method for constructing logic circuits of small depth and complexity for operation of inversion in finite fields of characteristic 2 |
KR100552694B1 (ko) * | 2003-10-16 | 2006-02-20 | 삼성전자주식회사 | 유한 체에서 곱셈 연산 방법 및 장치 |
TWI416347B (zh) | 2009-06-22 | 2013-11-21 | Realtek Semiconductor Corp | 處理有限域運算之方法與運算電路 |
CN103729162A (zh) * | 2012-10-15 | 2014-04-16 | 北京兆易创新科技股份有限公司 | 伽罗瓦域运算***和方法 |
US9740456B2 (en) * | 2015-04-23 | 2017-08-22 | Altera Corporation | Circuitry and methods for implementing Galois-field reduction |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4162480A (en) * | 1977-01-28 | 1979-07-24 | Cyclotomics, Inc. | Galois field computer |
US4251875A (en) * | 1979-02-12 | 1981-02-17 | Sperry Corporation | Sequential Galois multiplication in GF(2n) with GF(2m) Galois multiplication gates |
JPS57155667A (en) * | 1981-03-23 | 1982-09-25 | Sony Corp | Arithmetic circuit of galois matter |
JPS58219852A (ja) * | 1982-06-15 | 1983-12-21 | Toshiba Corp | エラ−訂正回路 |
DE3376907D1 (en) * | 1982-06-15 | 1988-07-07 | Toshiba Kk | Apparatus for dividing the elements of a galois field |
EP0096165B1 (en) * | 1982-06-15 | 1988-06-08 | Kabushiki Kaisha Toshiba | Apparatus for dividing the elements of a galois field |
FR2605818B1 (fr) * | 1986-10-27 | 1992-09-18 | Thomson Csf | Codeur-decodeur algebrique de codes en blocs reed solomon et bch, applicable aux telecommunications numeriques |
US4875211A (en) * | 1986-12-10 | 1989-10-17 | Matsushita Electric Industrial Co., Ltd. | Galois field arithmetic logic unit |
US4975867A (en) * | 1987-06-26 | 1990-12-04 | Digital Equipment Corporation | Apparatus for dividing elements of a Galois Field GF (2QM) |
US4847801A (en) * | 1987-10-26 | 1989-07-11 | Cyclotomics, Inc. | Compact galois field multiplier |
FR2622713A1 (fr) * | 1987-10-30 | 1989-05-05 | Thomson Csf | Circuit de calcul utilisant une arithmetique residuelle |
JP2641285B2 (ja) * | 1988-05-23 | 1997-08-13 | 三菱電機株式会社 | ガロア体除算回路及び乗除算共用回路 |
EP0364627B1 (en) * | 1988-10-18 | 1996-08-28 | Koninklijke Philips Electronics N.V. | Data processing apparatus for calculating a multiplicatively inverted element of a finite field |
JPH02217022A (ja) * | 1989-02-17 | 1990-08-29 | Matsushita Electric Ind Co Ltd | ガロア拡大体演算器 |
-
1991
- 1991-03-20 KR KR1019910004391A patent/KR940001147B1/ko not_active IP Right Cessation
- 1991-06-19 US US07/717,506 patent/US5227992A/en not_active Expired - Lifetime
- 1991-06-20 CN CN91104744A patent/CN1042270C/zh not_active Expired - Lifetime
- 1991-08-05 JP JP3195580A patent/JPH0728782A/ja active Pending
- 1991-08-29 GB GB9118522A patent/GB2253975B/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
GB2253975A (en) | 1992-09-23 |
GB2253975B (en) | 1994-05-25 |
JPH0728782A (ja) | 1995-01-31 |
CN1042270C (zh) | 1999-02-24 |
GB9118522D0 (en) | 1991-10-16 |
KR920019108A (ko) | 1992-10-22 |
US5227992A (en) | 1993-07-13 |
CN1059042A (zh) | 1992-02-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR940001147B1 (ko) | 부분체 GF(2^m/2)을 이용한 GF(2^m)상의 연산방법 및 장치 | |
Hasan et al. | Modular construction of low complexity parallel multipliers for a class of finite fields GF (2/sup m/) | |
Gorgin et al. | Fully redundant decimal arithmetic | |
Tatsaki et al. | Prime-factor DCT algorithms | |
Low et al. | Non-iterative high speed division computation based on Mitchell logarithmic method | |
Stamenković | Digital fir filter architecture based on the residue number system | |
JPH01195574A (ja) | ディジタル信号処理装置 | |
Sasaki | Addition and subtraction in the residue number system | |
Shiraishi | A simultaneous coefficient calculation method for sinc/sup N/FIR filters | |
Muscedere et al. | On efficient techniques for difficult operations in one and two-digit DBNS index calculus | |
Paldurai et al. | Implementation of MAC using area efficient and reduced delay vedic multiplier targeted at FPGA architectures | |
Stamenković et al. | The use of residue number system in the design of the optimal all-pole IIR digital filters | |
KR20070061166A (ko) | 고속 푸리에 변환 시스템의 메모리 주소 생성 방법 및 그를이용한 트위들 팩터 생성 장치 | |
JPH03661B2 (ko) | ||
Bankas et al. | An Efficient VLSI Design of Residue to Binary Converter Circuit for a New Moduli Set {2 2n, 2 2n–1–1, 2 2n–1+ 1} | |
Bello et al. | A MRC based RNS to binary converter using the moduli set {22n+ 1-1, 2n-1, 22n-1} | |
JPH0371331A (ja) | 乗算器 | |
Chakraborty et al. | Equivalence of reverse conversion of binary signed-digit number system and two's-complement to canonical signed-digit recording | |
Wang et al. | An Optimized Architecture for Computing the Square Root of Complex Numbers | |
Jidin et al. | Optimizing the flux and torque estimator of DTC in FPGA by using low-area square root calculator | |
Zhang et al. | Efficient Configurable Modular Multiplier For RNS | |
Sahu et al. | Mixture of Decimal and Binary Arithmetic Units For FPGA Based Architecture | |
Shalini et al. | Designing of Area and Power Efficient Modulo 2N Multiplier | |
KR920010993B1 (ko) | 고차 다항식 연산장치 | |
Parimaladevi et al. | Analysis of Power Efficient Modulo 2n+ 1 Adder Architectures |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20100114 Year of fee payment: 17 |
|
EXPY | Expiration of term |