JPS58219771A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS58219771A JPS58219771A JP10261482A JP10261482A JPS58219771A JP S58219771 A JPS58219771 A JP S58219771A JP 10261482 A JP10261482 A JP 10261482A JP 10261482 A JP10261482 A JP 10261482A JP S58219771 A JPS58219771 A JP S58219771A
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- JP
- Japan
- Prior art keywords
- circuit
- bypass
- power source
- power supply
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000009977 dual effect Effects 0.000 claims 1
- 238000009877 rendering Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路に関するものであシ、特に非動作時に
非導通状態となし、消費電力の低減を計ったＭＯ８集積
回路の改良に関するものである。
非導通状態となし、消費電力の低減を計ったＭＯ８集積
回路の改良に関するものである。
ＭＯ８集積回路の発展は従来バイポーラ技術を用いてい
たアナログ集積回路へも浸透し始めている。これは回路
設計技術およびプロセス技術の開発に伴ない、アナログ
回路の基本特性の−っである入力オフセット電圧の低減
等が可能となったためであろう。またアナログ回路とデ
ジタル回路が混在する集積回路の開発要求が強まり、従
来デジタル回路に応用されていたＭＯ８集積回路をアナ
ログの分野でも利用することが増加しつつある。
たアナログ集積回路へも浸透し始めている。これは回路
設計技術およびプロセス技術の開発に伴ない、アナログ
回路の基本特性の−っである入力オフセット電圧の低減
等が可能となったためであろう。またアナログ回路とデ
ジタル回路が混在する集積回路の開発要求が強まり、従
来デジタル回路に応用されていたＭＯ８集積回路をアナ
ログの分野でも利用することが増加しつつある。
このようにアナログ回路を内蔵したＭＯ８集積回路にお
いては正負の２電源および接地端子が必要となる。この
２ ｔ、源を使用するため、非動作時に非導通状態とす
る制御が複雑となる。通常、非導通状態とするためには
、外部電源端子よυＭＯＳトランジスタを通して内部の
動作回路へ電１圧を供給するのが一般的である。前記Ｍ
Ｏ８）ランジスタは動作時にゲート電極をＯＮ状態とな
る様に構成される。例えばＮチャネルＭＯ８４積回路に
おいては正電源側に前記非導通手段を有し、ＭＯＳトラ
ンジスタのゲート電極を動作時は正電源に接続し、非動
作時には負電源側に接続することになる。このように動
作状態において、導通争非動通を制御することは消費電
力の低減に寄与し、装置設計上の利点となることは明ら
かであろう。
いては正負の２電源および接地端子が必要となる。この
２ ｔ、源を使用するため、非動作時に非導通状態とす
る制御が複雑となる。通常、非導通状態とするためには
、外部電源端子よυＭＯＳトランジスタを通して内部の
動作回路へ電１圧を供給するのが一般的である。前記Ｍ
Ｏ８）ランジスタは動作時にゲート電極をＯＮ状態とな
る様に構成される。例えばＮチャネルＭＯ８４積回路に
おいては正電源側に前記非導通手段を有し、ＭＯＳトラ
ンジスタのゲート電極を動作時は正電源に接続し、非動
作時には負電源側に接続することになる。このように動
作状態において、導通争非動通を制御することは消費電
力の低減に寄与し、装置設計上の利点となることは明ら
かであろう。
しかしながら、正負２電源を使用するＭＯＳ集積回路に
おいては、前記非導通手段において欠点を有していた。
おいては、前記非導通手段において欠点を有していた。
例えばＮチャネルＭＯＳ集積回路を一例として考えると
、第１図の如き回路が考えられる。第１図において、１
は正電源、２は負電源端子、３は接続端子であり、正電
源端子１と内部回路５の間にＭＯＳ）ランジスタ４を挿
入してのゲート電極端子６の電圧を制御することによυ
内部回路５への非導通、導通を制御している。かかる回
路においてＭ”ＯＳトランジスタ４の制御電圧は、正お
よび負電源が接続されている際は問題ないが負の電源が
開放状態となシ、ゲート電極６の電位が接地電位となる
と、ＭＯＳトランジスタ４の制御端子であるゲート電極
６は接地される。
、第１図の如き回路が考えられる。第１図において、１
は正電源、２は負電源端子、３は接続端子であり、正電
源端子１と内部回路５の間にＭＯＳ）ランジスタ４を挿
入してのゲート電極端子６の電圧を制御することによυ
内部回路５への非導通、導通を制御している。かかる回
路においてＭ”ＯＳトランジスタ４の制御電圧は、正お
よび負電源が接続されている際は問題ないが負の電源が
開放状態となシ、ゲート電極６の電位が接地電位となる
と、ＭＯＳトランジスタ４の制御端子であるゲート電極
６は接地される。
通常、ＭＯＳ）ランジスタ４はテプリーシせン形を用い
ており、このしきい値電圧は負であるため、ＭＯＳトラ
ンジスタ４のソース電極、即ち内部回路５の電圧は正と
なる。とのたゆ内部回路５の牛で正電源と接地間で動作
する部分にＭＯＳトランジスタ４を介して電圧が印加さ
れてしまい誤動作を生じることがあった。これはＭＯＳ
）ランジスタ４が準しきい値領竣で動作し、内部にお・
いても準しきい像領域で動作すれば内部動作が不モ分の
ままデジタル出力が行なわれてし壕うためである。
ており、このしきい値電圧は負であるため、ＭＯＳトラ
ンジスタ４のソース電極、即ち内部回路５の電圧は正と
なる。とのたゆ内部回路５の牛で正電源と接地間で動作
する部分にＭＯＳトランジスタ４を介して電圧が印加さ
れてしまい誤動作を生じることがあった。これはＭＯＳ
）ランジスタ４が準しきい値領竣で動作し、内部にお・
いても準しきい像領域で動作すれば内部動作が不モ分の
ままデジタル出力が行なわれてし壕うためである。
本発明の目的はかかる誤動作を除き、非動作時における
非導通状態を安定にし、誤動作のなシ尋４０Ｓ集積回路
を提供することにある。
非導通状態を安定にし、誤動作のなシ尋４０Ｓ集積回路
を提供することにある。
以下に図面を用いて本発明の実施例を詳細に説明する。
第２図は本発明の詳細な説明図であシ、第１図と同じ個
所には同じ番号を用いている。
所には同じ番号を用いている。
第２図において、第１図との相異点はλ１０８トランジ
スタ４のソース電極と負電源２間にバイパス回路１７を
接続しておる点である。バイパス回路１７は負電源２が
開放となり接地型１位となった時に、ＭＯＳトランジス
タ４のバイパス回路として動作し、内部回路５に誤動作
を生じさせない動きを有している。このバイパス回路１
７により負電源が開放とたった時でもＭＯＳ集積回路は
安定して動作するためその効果は有用である。
スタ４のソース電極と負電源２間にバイパス回路１７を
接続しておる点である。バイパス回路１７は負電源２が
開放となり接地型１位となった時に、ＭＯＳトランジス
タ４のバイパス回路として動作し、内部回路５に誤動作
を生じさせない動きを有している。このバイパス回路１
７により負電源が開放とたった時でもＭＯＳ集積回路は
安定して動作するためその効果は有用である。
第３図（ａ）〜（Ｃ）にバイパス回路の例を示す。第３
図（ａ）はゲートを端子２に接続したディプレッジ冒ン
ＭＯ８）う／ジスタを用いた場合を、同図伽）はケート
をドレインに接続したエンノ・ンスＭＯＳトランジスタ
を、同図（Ｃ）は抵抗を用いた場合である。
図（ａ）はゲートを端子２に接続したディプレッジ冒ン
ＭＯ８）う／ジスタを用いた場合を、同図伽）はケート
をドレインに接続したエンノ・ンスＭＯＳトランジスタ
を、同図（Ｃ）は抵抗を用いた場合である。
なお本実施例はＮチャネル形ＭＯ８集積回路を一例とし
て説明しであるが、これはＰチャネル形でも同様であシ
、正負の電源を逆とし制御電圧を逆極性とすれば容易に
考えられるものであ石ことは明白である。なおバイパス
回路１７はＭＯＳ）ランジスタ４のソース電極電圧を十
分に開放された負電源２に近ずけるものであれば何でも
良い。
て説明しであるが、これはＰチャネル形でも同様であシ
、正負の電源を逆とし制御電圧を逆極性とすれば容易に
考えられるものであ石ことは明白である。なおバイパス
回路１７はＭＯＳ）ランジスタ４のソース電極電圧を十
分に開放された負電源２に近ずけるものであれば何でも
良い。
以上、図面を用いて詳細に説明した如く、本発明を用い
れば非動作時に非導通状態とするＭＯＳ集積回路を誤動
作たく設計できるため、ＭＯＳ集積回路のデジタル・ア
ナログ回路混在形の実現に非常に有効である。
れば非動作時に非導通状態とするＭＯＳ集積回路を誤動
作たく設計できるため、ＭＯＳ集積回路のデジタル・ア
ナログ回路混在形の実現に非常に有効である。
第１図は従来回路図の説明図、第２図は本発明の詳細な
説明図をそれぞれ示す。第３図（ａ）〜（Ｃ）はバイパ
ス回路の例を示す図である。 １・・・・・・正電源、２・・・・・・負電源、３・・
・・・・接地端子、４・・・・・・ＭＯＳ）ランジスタ
、５・・・・・・内部回路、６・・・・・・制御端子、
１７・・・・・・バイパス回路。 躬−１局 ８２図 躬３図 ｔｏ） （ｂ）４≦ （Ｃジ
説明図をそれぞれ示す。第３図（ａ）〜（Ｃ）はバイパ
ス回路の例を示す図である。 １・・・・・・正電源、２・・・・・・負電源、３・・
・・・・接地端子、４・・・・・・ＭＯＳ）ランジスタ
、５・・・・・・内部回路、６・・・・・・制御端子、
１７・・・・・・バイパス回路。 躬−１局 ８２図 躬３図 ｔｏ） （ｂ）４≦ （Ｃジ
Claims (1)
- 二電源を用いるＭＯ８集積回路において、非動作時にＭ
Ｏ８集積回路を非導通状態とする手段を一方の電源側に
有し、該非導通手段の出力と他方の電源間にバイパス手
段を設けたことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10261482A JPS58219771A (ja) | 1982-06-15 | 1982-06-15 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10261482A JPS58219771A (ja) | 1982-06-15 | 1982-06-15 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58219771A true JPS58219771A (ja) | 1983-12-21 |
Family
ID=14332118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10261482A Pending JPS58219771A (ja) | 1982-06-15 | 1982-06-15 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58219771A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0375037A2 (en) * | 1988-12-20 | 1990-06-27 | Koninklijke Philips Electronics N.V. | Protection of power integrated circuits against load voltage surges |
-
1982
- 1982-06-15 JP JP10261482A patent/JPS58219771A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0375037A2 (en) * | 1988-12-20 | 1990-06-27 | Koninklijke Philips Electronics N.V. | Protection of power integrated circuits against load voltage surges |
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