JP2549378B2 - Synchronous control device - Google Patents
Synchronous control deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マスタ・スレーブの関係を有する装置相互
間又は同等の関係を持ってデータのやりとりを行う装置
相互間における同期制御技術に関し、例えば、CRT（カ
ソード・レイ・チューブ）ディスプレイなどのラスタ走
査型ディスプレイを制御する複数の表示制御装置をマス
タ・スレーブの関係をもって同期動作させる表示システ
ムなどに適用して有効な技術に関するものである。Description: TECHNICAL FIELD The present invention relates to a synchronous control technique between devices having a master / slave relationship or between devices having an equivalent relationship and exchanging data, for example, , A CRT (cathode ray tube) display and the like, which are effectively applied to a display system for synchronously operating a plurality of display control devices for controlling a raster scanning display in a master / slave relationship.
ディスプレイコントローラやグラフィックコントロー
ラのような表示制御装置は、マイクロプロセッサから転
送されるコマンドを解釈し、フレームバッファメモリ上
に図形や文字などを作成する描画制御機能と、フレーム
バッファメモリの格納データをCRTディスプレイに表示
する表示制御機能をサポートするが、超高精細カラーCR
Tディスプレイの制御やテレビジョンユニットでの文字
多重などのアプリケーションに際して、複数個の表示制
御装置を同期動作若しくは並列動作させることができ
る。その場合に、マスタとされる表示制御装置と同期動
作されるべきスレーブ表示制御装置には、同期動作のた
めの同期制御信号がマスタ表示制御装置から供給される
ことになる。A display control device such as a display controller or a graphic controller interprets a command transferred from a microprocessor and creates a figure or a character on the frame buffer memory, and a data stored in the frame buffer memory on a CRT display. Supports display control function to display on, but super high definition color CR
It is possible to operate a plurality of display control devices synchronously or in parallel in applications such as T-display control and character multiplexing in a television unit. In that case, the master display control device supplies a synchronization control signal for the synchronization operation to the slave display control device that should be operated in synchronization with the display control device that is the master.
例えば、昭和59年６月株式会社日立製作所発行の「AC
RTC（アドバンスト・カソード・レイ・チューブ・コン
トローラ）ユーザーズマニュアル」によれば、前記同期
制御信号はマスタ表示制御装置の垂直同期信号と基本的
に同じタイミングで形成されていた。例えば、ノンイン
タレースモードでは垂直同期信号と全く同一とされ、ま
た、インタレースモードでは偶数フィールドと奇数フィ
ールドとの識別のためのレベル変化が行われない点を除
いて垂直同期信号と同一とされる。For example, “AC issued by Hitachi, Ltd. in June 1984
According to "RTC (Advanced Cathode Ray Tube Controller) User's Manual", the sync control signal is basically formed at the same timing as the vertical sync signal of the master display controller. For example, in the non-interlace mode, it is exactly the same as the vertical sync signal, and in the interlace mode, it is the same as the vertical sync signal except that the level change for distinguishing even fields and odd fields is not performed. It
前記同期制御信号が供給されるスレーブ表示制御装置
は、当該同期制御信号が同期動作を指示レベルにされる
のを待って所定の内部動作を開始する。The slave display control device to which the synchronization control signal is supplied waits for the synchronization control signal to reach the synchronization operation instruction level, and then starts a predetermined internal operation.
ところで、表示制御装置は、フレームバッファメモリ
に対するアクセスタイミング、CRTディスプレイに対す
る水平及び垂直同期タイミング、表示及び描画タイミン
グなどその内部動作のタイミングが厳格に規定されてい
る。そのため、マスタ表示制御装置から出力される同期
制御信号によってスレーブ表示制御装置に同期動作の開
始がランダムに指示されても、当該スレーブ表示制御装
置は、その内部動作に必要な各種タイミングを整えなけ
ればならず、即座に必要な表示制御などを開始すること
ができない。即ち、スレーブ表示制御装置は、同期制御
信号によって同期動作の開始が指示されると、当該装置
内部のメモリサイクルの位相を同期動作の開始指示タイ
ミングに応じて変更したり、内部の各種機能ブロックを
イニシャライズするための固有の同期遅れを免れ得な
い。このため、少なくとも、マスタ表示制御装置とスレ
ーブ表示制御装置との間における表示アドレスの出力タ
イミングは、前記同期遅れに呼応してずれることにな
る。By the way, in the display control device, the timing of its internal operation such as access timing to the frame buffer memory, horizontal and vertical synchronization timing to the CRT display, display and drawing timing is strictly defined. Therefore, even if the slave display control device is randomly instructed to start the synchronous operation by the synchronization control signal output from the master display control device, the slave display control device must arrange various timings necessary for its internal operation. Therefore, the necessary display control cannot be started immediately. That is, when the synchronization control signal instructs the slave display control device to start the synchronous operation, the slave display control device changes the phase of the memory cycle inside the device in accordance with the synchronous operation start instruction timing, or changes various internal functional blocks. There is an unavoidable inherent synchronization delay for initialization. For this reason, at least the output timing of the display address between the master display control device and the slave display control device shifts in response to the synchronization delay.
CRTディスプレイを共有する複数の表示制御装置が含
まれるシステムにおいて、マスタ表示制御装置が管理す
るフレームバッファメモリから読み出される表示データ
と、スレーブ表示制御装置が管理するフレームバッファ
メモリから読み出される表示データとを合成して表示す
るような場合に、前記同期遅れに伴って生ずるような表
示アドレスの出力タイミングのずれの影響を何等かの手
段によって解消しない限り複数の表示制御装置による同
期表示を正常な状態で行うことはできない。そこで従来
は、斯る同期遅れを遅延補償するために、マスタ表示制
御装置からCRTディスプレイに供給すべき水平及び垂直
同期信号を同期遅れ分だけ遅延させる遅延回路や、マス
タ表示制御装置のアクセス制御に基づいてフレームバッ
ファメモリから合成回路に供給される画像表示データを
斯る同期遅れ分だけ遅延させる遅延回路が特別に設けら
れている。In a system including a plurality of display control devices sharing a CRT display, display data read from a frame buffer memory managed by a master display control device and display data read from a frame buffer memory managed by a slave display control device are In the case of synthesizing and displaying, the synchronous display by a plurality of display control devices can be performed in a normal state unless the influence of the deviation of the output timing of the display address caused by the synchronization delay is canceled by some means. I can't do it. Therefore, conventionally, in order to compensate for such a synchronization delay, a delay circuit for delaying the horizontal and vertical synchronization signals to be supplied from the master display control device to the CRT display by a synchronization delay, and access control of the master display control device. A delay circuit for delaying the image display data supplied from the frame buffer memory to the synthesizing circuit based on the synchronization delay is specially provided.
しかしながら、斯る同期遅れは複数メモリサイクルに
相当するような比較的長い時間になるため、そのような
遅延回路を外付け回路として個別的に設けること自体手
間である上に、遅延用の回路素子が複数個必要になって
当該遅延のための回路規模が大型化するという問題点が
あった。However, since such a synchronization delay is a relatively long time corresponding to a plurality of memory cycles, it is troublesome to separately provide such a delay circuit as an external circuit, and further, a circuit element for delay is provided. However, there is a problem in that the circuit scale becomes large due to the delay because a plurality of circuits are required.
本発明の目的は、固有の同期遅延を持つ外部装置を簡
単且つ確実に内部装置に同期動作させることができる同
期制御装置を提供することにある。An object of the present invention is to provide a synchronization control device capable of easily and reliably synchronizing an external device having an inherent synchronization delay with an internal device.
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述及び添付図面から明らかになるであ
ろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。The outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows.
すなわち、所望の外部装置を内部装置の動作に追従動
作させるための同期制御信号を出力する同期制御装置で
あって、その同期制御信号によって追従動作が指示され
る外部装置固有の同期動作遅れに呼応して、内部装置の
動作タイミングに対し所定のタイミングをもって先に、
その同期制御信号による追従動作指示を外部装置に与え
るようにされて成るものである。That is, a synchronization control device that outputs a synchronization control signal for causing a desired external device to follow the operation of an internal device, and responds to a synchronization operation delay unique to the external device for which the following operation is instructed by the synchronization control signal. Then, with a predetermined timing with respect to the operation timing of the internal device,
A follow-up operation instruction by the synchronization control signal is given to an external device.
上記した手段によれば、固有の同期遅延を持つ外部装
置に、その同期遅延に応じた先のタイミングをもって追
従動作指示が与えられることにより、当該外部装置を簡
単且つ確実に内部装置に同期動作させることを達成する
ものである。According to the above-described means, the follow-up operation instruction is given to the external device having a unique synchronization delay at the previous timing according to the synchronization delay, so that the external device can be easily and reliably synchronized with the internal device. To achieve that.
第１図は本発明に係る同期制御装置の１実施例である
マスタ表示制御装置の１部を示すブロック図、第２図は
マスタ表示制御装置と同期動作されるスレーブ表示制御
装置を示すブロック図、第３図はマスタ表示制御装置及
びスレーブ表示制御装置を含む表示システムの構成ブロ
ック図である。FIG. 1 is a block diagram showing a part of a master display control device which is an embodiment of a synchronization control device according to the present invention, and FIG. 2 is a block diagram showing a slave display control device which operates in synchronization with the master display control device. FIG. 3 is a block diagram showing the configuration of a display system including a master display control device and a slave display control device.
第３図に示される表示システムには、１つのマスタ表
示制御装置MDSPCと複数個のスレーブ表示制御装置SDSPC
とが含まれていて、各表示制御装置MDSPC,SDSPCは、特
に制限されないが、夫々個別的にDRAM（ダイナミック・
ランダム・アクセス・メモリ）から成るようなフレーム
バッファメモリFBMのアドレス空間を管理する。The display system shown in FIG. 3 includes one master display controller MDSPC and a plurality of slave display controllers SDSPC.
The display control devices MDSPC and SDSPC are not particularly limited, but are individually DRAM (dynamic
It manages the address space of the frame buffer memory FBM, which consists of random access memory).
上記各表示制御装置MDSPC,SDSPCは、基本的にマイク
ロプロセッサMPUから転送されるコマンドを解釈し、フ
レームバッファメモリFBM上に図形や文字などを作成す
る描画制御機能と、フレームバッファメモリの格納デー
タをCRTディスプレイDCRTに表示するための表示制御機
能、及び、画像非表示期間にフレームバッファメモリFB
Mをリフレッシュするリフレッシュ制御機能をサポート
する。第３図には専ら画像表示のためのシステム構成が
示されているが、各表示制御装置MDSPC,SDSPCから出力
される表示アドレス信号DADRはフレームバッファメモリ
FBMに供給され、それによってアドレシングされて読み
出される画像データはビデオ信号VSIGとして合成回路MI
Xに供給され、そこでディジタル的に又はアナログ的に
合成された合成ビデオ信号CVSIGがCRTディスプレイDCRT
に供給される。CRTディスプレイDCRTに対する水平及び
垂直走査同期制御は、マスタ表示制御装置MDSPCから出
力される水平同期信号▲▼及び垂直同期信号
▲▼に基づいて実行される。尚、第３図には
示されていないが、スレーブ表示制御装置SDSPCもその
内部動作に呼応するタイミングに従って水平及び垂直同
期信号を出力しているが、それらは当該表示システムで
は外部において利用されない。Each of the above display control devices MDSPC, SDSPC basically interprets commands transferred from the microprocessor MPU and draws a drawing control function for creating figures and characters on the frame buffer memory FBM, and stores data in the frame buffer memory. CRT display Display control function for displaying on DCRT and frame buffer memory FB during image non-display period
Support refresh control function to refresh M. Although FIG. 3 shows the system configuration exclusively for image display, the display address signal DADR output from each display controller MDSPC, SDSPC is a frame buffer memory.
The image data which is supplied to the FBM, and which is addressed and read by the FBM, is used as the video signal VSIG in the synthesis circuit MI.
The composite video signal CVSIG, which is supplied to the X and is digitally or analogically combined, is displayed on the CRT display DCRT.
Is supplied to. The horizontal and vertical scanning synchronization control for the CRT display DCRT is executed based on the horizontal synchronization signal ▲ ▼ and the vertical synchronization signal ▲ ▼ output from the master display controller MDSPC. Although not shown in FIG. 3, the slave display control unit SDSPC also outputs horizontal and vertical synchronizing signals according to the timing corresponding to its internal operation, but they are not used outside in the display system.
CRTディスプレイDCRTに対する画像表示に際して、各
スレーブ表示制御装置SDSPCはマスタ表示制御装置MDSPC
と同期動作される。スレーブ表示制御装置SDSPCに対す
る同期動作の指示はマスタ表示制御装置MDSPCから出力
される同期制御信号▲▼によって与えら
れる。この同期制御信号▲▼は、従来と
は相違して垂直同期信号▲▼とは異なるタイ
ミングで形成されて出力される。即ち、マスタ表示制御
装置MDSPCからスレーブ表示制御装置SDSPCに同期動作の
開始が指示されたときに、当該スレーブ表示制御装置SD
SPCにおいて、同装置SDSPC内部のメモリサイクルの位相
を同期動作の開示指示タイミングに応じて変更したり、
内部の各種機能ブロックをイニシャライズするという内
部同期動作に必要な各種タイミングを整えるための同装
置SDSPC固有の内部同期遅れに呼応する時間だけ先に同
期動作の開始を指示するようなタイミングで出力され
る。CRT display When displaying images on DCRT, each slave display control unit SDSPC is the master display control unit MDSPC
It is operated synchronously with. The instruction of the synchronous operation to the slave display controller SDSPC is given by the synchronous control signal ▲ ▼ output from the master display controller MDSPC. The synchronization control signal ▲ ▼ is formed and output at a timing different from that of the vertical synchronization signal ▲ ▼ unlike the conventional case. That is, when the master display control device MDSPC instructs the slave display control device SDSPC to start the synchronous operation, the slave display control device SD
In SPC, change the phase of the memory cycle inside the device SDSPC according to the disclosure instruction timing of synchronous operation,
It is used to initialize various internal functional blocks to adjust various timings necessary for internal synchronous operation. It is output at the timing to instruct the start of synchronous operation earlier by the time corresponding to the internal synchronous delay peculiar to the device SDSPC. .
したがって、画像表示に際して、スレーブ表示制御装
置SDSPC固有の内部同期遅れ分だけ先にスレーブ表示制
御装置SDSPCの動作開始が前記同期制御信号▲
▼によって指示されることにより、マスタ表示制
御装置MDSPCから出力される同期信号▲▼，
▲▼及び表示アドレス信号DADRと、スレーブ
表示制御装置SDSPCから出力される図示しない水平・垂
直同期信号及び表示アドレス信号DADRとが完全に同期化
される。その結果として、スレーブ表示制御装置SDSPC
固有の内部同期遅れを遅延補償するような遅延手段を外
部に個別的に設ける必要がなくなる。Therefore, at the time of image display, the operation start of the slave display control device SDSPC is delayed by the internal synchronization delay peculiar to the slave display control device SDSPC.
The synchronization signal ▲ ▼, which is output from the master display control device MDSPC when instructed by ▼,
▲ ▼ and the display address signal DADR are completely synchronized with the horizontal / vertical synchronizing signals (not shown) and the display address signal DADR output from the slave display control device SDSPC. As a result, the slave display controller SDSPC
It is not necessary to separately provide a delay unit for externally compensating for the inherent internal synchronization delay.
次に、前記同期制御信号▲▼によって
スレーブ表示制御装置SDSPCの動作をマスタ表示制御装
置MDSPCに同期化する構成を更に詳細に説明する。Next, the configuration for synchronizing the operation of the slave display control device SDSPC with the master display control device MDSPC by the synchronization control signal (5) will be described in more detail.
第１図には、マスタ表示制御装置MDSPCにおいて、前
記水平同期信号▲▼、垂直同期信号▲
▼、及び同期制御信号▲▼を形成す
るタイミング演算回路の詳細が示されている。当該マス
タ表示制御装置MDSPCには、夫々図示はしないが、表示
アドレスや各種タイミング信号を形成する表示プロセッ
サ、画像非表示期間中にフレームバッファメモリFBMを
のためのリフレッシュアドレスを形成するリフレッシュ
アドレス制御回路、所定のアルゴリズムに従って順次描
画アドレスを生成する描画プロセッサなどが含まれてい
ることは言うまでもない。FIG. 1 shows that in the master display control device MDSPC, the horizontal synchronizing signal ▲ ▼ and the vertical synchronizing signal ▲.
The details of the timing calculation circuit for forming the ▼ and the synchronization control signal ▲ are shown. Although not shown, the master display control device MDSPC has a display processor for forming a display address and various timing signals, and a refresh address control circuit for forming a refresh address for the frame buffer memory FBM during the image non-display period. It goes without saying that a drawing processor or the like that sequentially generates drawing addresses according to a predetermined algorithm is included.
第１図のマスタ表示制御装置MDSPCには、マイクロプ
ロセッサMPUによって直接データ設定される４個のレジ
スタREG1乃至REG4が代表的に示されている。レジスタRE
G1には１ラスタを構成する水平走査周期サイクル数HCが
設定され、レジスタREG2には水平同期信号パルス幅サイ
クル数HSWが設定され、レジスタREG3には１フレームを
構成する垂直走査ラスタ数VCが設定され、また、レジス
タREG4には垂直同期信号ネゲートラスタ数VSP（垂直走
査周期−垂直同期信号パルス幅）が設定される。尚、上
記サイクル数は、特に制限されないが、システムクロッ
ク信号CLKを分周形成してメモリサイクルや内部ステー
トを規定する信号のサイクル（メモリサイクルに等し
い）を基準とするものである。また、水平同期信号▲
▼に対する水平走査周期サイクル数HC及び水平
同期信号パルス幅サイクル数HSWの関係と、垂直同期信
号▲▼に対する垂直走査ラスタ数VC及び垂直
同期信号ネゲートラスタ数VSPの関係は第４図に概念的
に示されている。In the master display control device MDSPC of FIG. 1, four registers REG1 to REG4, which are directly set by the microprocessor MPU, are typically shown. Register RE
G1 is set to the number of horizontal scanning cycle cycles HC forming one raster, register REG2 is set to the number of horizontal synchronizing signal pulse width cycles HSW, and register REG3 is set to the number VC of vertical scanning rasters forming one frame. Further, the number of vertical sync signal negate rasters VSP (vertical scanning period-vertical sync signal pulse width) is set in the register REG4. The number of cycles is not particularly limited, but is based on a signal cycle (equal to the memory cycle) that divides and forms the system clock signal CLK to define a memory cycle or an internal state. Also, the horizontal sync signal ▲
The relationship between the horizontal scanning period cycle number HC and the horizontal synchronizing signal pulse width cycle number HSW for ▼ and the relationship between the vertical scanning raster number VC and the vertical synchronizing signal negate raster number VSP for the vertical synchronizing signal ▲ are conceptually shown in FIG. It is shown.
レジスタREG6は、前記スレーブ表示制御装置SDSPC固
有の内部同期遅れに呼応する内部遅れサイクル数（メモ
リサイクル数を基準とする）ｎが設定されるレジスタで
ある。内部遅れサイクル数ｎは、スレーブ表示制御装置
SDSPCの能力に応じて決定することができるが、一旦シ
ステムを構成した後に変更する必要がない場合には、特
にマイクロプロセッサMPUによって直接データ設定可能
にしなくてもよい。前記レジスタREG1に水平走査周期サ
イクル数HCが設定されると、制御記憶μROMによるマイ
クロプログラム制御で算術ユニットAUが動作されて、水
平走査周期サイクル数HCから内部遅れサイクル数ｎが減
算され、その演算結果HC−ｎがレジスタREG5に転送され
る。The register REG6 is a register in which the number of internal delay cycles (based on the number of memory cycles) n corresponding to the internal synchronization delay peculiar to the slave display control device SDSPC is set. The number of internal delay cycles n is the slave display control device.
It can be determined according to the capability of the SDSPC, but if the system does not need to be changed after it has been configured, the data need not be directly settable by the microprocessor MPU. When the horizontal scanning cycle number HC is set in the register REG1, the arithmetic unit AU is operated by the micro program control by the control storage μROM, the internal delay cycle number n is subtracted from the horizontal scanning cycle cycle number HC, and the calculation is performed. The result HC-n is transferred to the register REG5.
マスタ表示制御装置MDSPCには、前記水平同期信号▲
▼、垂直同期信号▲▼、及び同期
制御信号▲▼を形成するタイミング演算
のために、２個のカウンタHCOUNT及びVCOUNTが設けられ
ている。カウンタVCOUNTは、１フレームに含まれる垂直
方向ラスタ数を走査に応じて順次計算するカウンタであ
り、HCOUNTは水平走査方向サイクル数をメモリサイクル
に従って順次計数するカウンタである。The master display controller MDSPC has the horizontal synchronization signal ▲
Two counters HCOUNT and VCOUNT are provided for the timing calculation for forming ▼, vertical synchronization signal ▲ ▼, and synchronization control signal ▲ ▼. The counter VCOUNT is a counter that sequentially calculates the number of vertical rasters included in one frame according to scanning, and HCOUNT is a counter that sequentially counts the number of horizontal scanning direction cycles according to memory cycles.
前記カウンタHCOUNTの出力は、コンパレータHCOMP1に
よってレジスタREG1の出力データ（水平走査周期サイク
ル数HC）との一致が検出されると共に、コンパレータHC
OMP2によってレジスタREG5の出力データ（HC−ｎ）との
一致が検出され、更に、コンパレータHCOMP3によってレ
ジスタREG2の出力データ（水平同期信号パルス幅サイク
ル数HSW）との一致が検出される。コンパレータHCOMP1
の出力は、インバータINVB3を介して前記水平同期信号
▲▼を出力するフリップフロップHFFのセッ
ト端子Ｓに供給され、コンパレータHCOMP3の出力は前記
フリップフロップHFFのリセット端子Ｒに供給される。
フリップフロップHFFのセット条件はカウンタHCOUNTの
出力が水平走査周期サイクル数HCに一致して、コンパレ
ータHCOMP1の出力がハイレベルのような一致レベルにさ
れることである。即ち前記コンパレータHCOMP1は、水平
同期信号▲▼をアサート（ハイレベルからロ
ウレベルへ変化）すべきメモリサイクルの検出を行う。
また、フリップフロップHFFのリセット条件はカウンタH
COUNTの出力が水平同期信号パルス幅サイクル数HSWに一
致して、コンパレータHCOMP3の出力がハイレベルのよう
な一致レベルにされることである。即ち前記コンパレー
タHCOMP3は、水平同期信号▲▼をネゲート
（ロウレベルからハイレベルへ変化）すべきメモリサイ
クルの検出を行う。尚、カウンタHCOUNTはコンパレータ
HCOMP1の一致出力によってリセットされ１水平走査毎に
初期値に戻される。The output of the counter HCOUNT is detected by the comparator HCOMP1 as being coincident with the output data of the register REG1 (horizontal scanning cycle number of cycles HC), and
The OMP2 detects a match with the output data (HC-n) of the register REG5, and the comparator HCOMP3 further detects a match with the output data of the register REG2 (horizontal synchronizing signal pulse width cycle number HSW). Comparator HCOMP1
Is supplied to the set terminal S of the flip-flop HFF that outputs the horizontal synchronizing signal {circle around (5)} via the inverter INVB3, and the output of the comparator HCOMP3 is supplied to the reset terminal R of the flip-flop HFF.
The setting condition of the flip-flop HFF is that the output of the counter HCOUNT matches the horizontal scanning cycle number HC and the output of the comparator HCOMP1 is set to a matching level such as a high level. That is, the comparator HCOMP1 detects a memory cycle in which the horizontal synchronizing signal ▲ ▼ should be asserted (changed from high level to low level).
The reset condition of the flip-flop HFF is the counter H.
That is, the output of COUNT becomes equal to the horizontal synchronizing signal pulse width cycle number HSW, and the output of the comparator HCOMP3 is brought to a coincident level such as a high level. That is, the comparator HCOMP3 detects a memory cycle in which the horizontal synchronizing signal () is to be negated (changed from low level to high level). The counter HCOUNT is a comparator
It is reset by the coincidence output of HCOMP1 and returned to the initial value every horizontal scanning.
前記カウンタVCOUNTの出力は、コンパレータVCOMP1に
よってレジスタREG3の出力データ（垂直走査ラスタ数V
C）との一致が検出されると共に、コンパレータVCOMP2
によってレジスタREG4の出力データ（垂直同期信号ネゲ
ートラスタ数VSP）との一致が検出される。コンパレー
タVCOMP1の出力は、インバータINVB1を介して前記垂直
同期信号▲▼を出力するフリップフロップVF
Fのリセット端子Ｒと、インバータINVB2を介して前記同
期制御信号▲▼を出力するフリップフロ
ップEXVFFのリセット端子Ｒに供給される。コンパレー
タVCOMP2の出力は、前記フリップフロップVFFのセット
端子Ｓと、前記フリップフロップEXVFFのセット端子Ｓ
に供給される。両フリップフロップVFF,EXVFFの必要な
セット条件はカウンタVCOUNTの出力が垂直同期信号ネゲ
ートラスタ数VSPに一致して、コンパレータVCOMP2の出
力がハイレベルのような一致レベルにされることであ
る。即ち前記コンパレータVCOMP2は、垂直同期信号▲
▼及び同期制御信号▲▼をアサ
ートすべきラスタの検出を行う。また、両フリップフロ
ップVFF,EXVFFの必要なリセット条件はカウンタVCOUNT
の出力が垂直走査ラスタ数VCに一致して、コンパレータ
VCOMP1の出力がハイレベルのような一致レベルにされる
ことである。即ち前記コンパレータVCOMP1は、垂直同期
信号▲▼及び同期制御信号▲
▼をネゲートすべきラスタの検出を行う。尚、カウンタ
VCOUNTは前記コンパレータHCOMP1の一致出力によって１
ラスタ走査毎にインクリメントされ、且つ、前記コンパ
レータVCOMP1の一致出力により１フレームの走査毎にリ
セットされて初期値に戻される。The output of the counter VCOUNT is output from the register REG3 by the comparator VCOMP1 (vertical scan raster number V
C) is detected and the comparator VCOMP2
A match with the output data of the register REG4 (vertical sync signal negate raster number VSP) is detected by. The output of the comparator VCOMP1 is a flip-flop VF that outputs the vertical synchronization signal ▲ ▼ via the inverter INVB1.
It is supplied to the reset terminal R of F and the reset terminal R of the flip-flop EXVFF which outputs the synchronous control signal ∇ via the inverter INVB2. The output of the comparator VCOMP2 is the set terminal S of the flip-flop VFF and the set terminal S of the flip-flop EXVFF.
Is supplied to. The necessary setting condition for both flip-flops VFF and EXVFF is that the output of the counter VCOUNT matches the vertical sync signal negate raster number VSP and the output of the comparator VCOMP2 is set to a matching level such as a high level. That is, the comparator VCOMP2 is
Detects a raster to which the ▼ and the synchronous control signal ▲ ▼ are asserted. In addition, the necessary reset condition for both flip-flops VFF and EXVFF is the counter VCOUNT.
Output of the vertical scanning raster number VC, the comparator
The output of VCOMP1 is brought to a match level such as a high level. That is, the comparator VCOMP1 has a vertical synchronization signal ▲ ▼ and a synchronization control signal ▲ ▼.
Detect the raster that should be negated. The counter
VCOUNT is set to 1 by the coincidence output of the comparator HCOMP1.
It is incremented for each raster scan and reset by the coincidence output of the comparator VCOMP1 for each frame scan to return to the initial value.
前記フリップフロップVFF及びEXVFFは、クロック端子
CKに入力される信号がハイレベルにされているときにの
みセット端子Ｓ及びリセット端子Ｒに供給される制御入
力がその出力Ｑに影響を与えるクロック同期形式を採
る。即ち、フリップフロップVFFのセット／リセット
は、カウンタHCOUNTの計数値が水平走査同期サイクル数
HCに一致してコンパレータHCOMP1がハイレベルの一致出
力を出力するタイミングで行われ、また、フリップフロ
ップEXVFFのセット／リセットは、カウンタHCOUNTの計
数値がレジスタREG5の出力データ「HC−ｎ」に一致して
コンパレータHCOMP2がハイレベルの一致出力を出力する
タイミングで行われる。したがって、同期制御信号▲
▼は、垂直同期信号▲▼に対し
て、前記スレーブ表示制御装置SDSPC固有の内部同期遅
れに呼応する内部遅れサイクル数ｎだけ常時先にネゲー
トされる。The flip-flops VFF and EXVFF are clock terminals.
The control input supplied to the set terminal S and the reset terminal R affects the output Q only when the signal input to CK is at the high level. That is, when the flip-flop VFF is set / reset, the count value of the counter HCOUNT is the number of horizontal scanning synchronization cycles.
It is performed at the timing when the comparator HCOMP1 outputs a high-level coincidence output in accordance with HC, and the flip-flop EXVFF is set / reset by setting the count value of the counter HCOUNT to the output data “HC-n” of the register REG5. This is done at the timing when the comparator HCOMP2 outputs a high level coincidence output. Therefore, the synchronization control signal ▲
▼ is always negated first with respect to the vertical synchronizing signal ▲ by the number of internal delay cycles n corresponding to the internal synchronizing delay peculiar to the slave display control device SDSPC.
上記水平同期信号▲▼＆垂直同期信号▲
▼、及び同期制御信号▲▼を形
成する動作シーケンスを第４図に示すタイムチャートに
基づいて説明する。Horizontal sync signal ▲ ▼ & Vertical sync signal ▲
The operation sequence for forming ▼ and the synchronization control signal ▼ will be described with reference to the time chart shown in FIG.
時刻t0乃至t7の１フレームの走査において、それに含
まれる１ラスタの走査期間中（時刻t0乃至t3）、時刻t0
にカウンタHCOUNTの計数値が水平走査周期サイクル数HC
に一致してコンパレータHCOMP1から出力される一致出力
によってフリップフロップHFFがセット状態にされる
と、水平同期信号▲▼がアサートされると共
に、カウンタHCOUNTがリセットされて次のラスタ走査
（時刻t0乃至t3）のためのメモリサイクル数を計数開始
する。時刻t1にカウンタHCOUNTの計数値が水平同期信号
パルス幅サイクル数HSWに一致してコンパレータHCOMP3
から出力される一致出力によってフリップフロップHFF
がリセット状態にされると、水平同期信号▲
▼がネゲートされる。次いで、時刻t2にカウンタHCOUNT
の計数値がレジスタREG5の出力データ（HC−ｎ）に一致
するとコンパレータHCOMP2から出力される一致出力がハ
イレベルとされる。そして、時刻t3にカウンタHCOUNTの
計数値が水平走査周期サイクル数HCに一致してコンパレ
ータHCOMP1から出力される一致出力によってフリップフ
ロップHFFがセット状態にされると、水平同期信号▲
▼がアサートされると共に、カウンタHCOUNTが
リセットされて次のラスタ走査のためのメモリサイクル
数を計数開始する。各ラスタ走査において上記動作が繰
り返されるが、カウンタVCOUNTの計数値が垂直同期信号
ネゲートラスタ数VSPに一致してコンパレータVCOMP2か
ら出力される一致信号がフリップフロップVFF及びEXVFF
のセット端子Ｓに供給された状態において、時刻t4にコ
ンパレータHCOMP2の出力がハイレベルのような一致レベ
ルにされると、フリップフロップEXVFFがセット状態に
されて、同期制御信号▲▼が垂直同期信
号▲▼よりもｎメモリサイクル先にアサート
される。そして、時刻t4からｎメモリサイクルが経過し
た時刻t5にコンパレータHCOMP1の出力がハイレベルのよ
うな一致レベルにされると、そのとき前記コンパレータ
VCOMP2はハイレベルのような一致信号をフリップフロッ
プVFFのセット端子Ｓに供給維持しているから、当該時
刻t5に垂直同期信号▲▼が時刻t4からｎメモ
リサイクルだけ遅れてアサートされる。In the scanning of one frame from time t 0 to t 7 , during the scanning period of one raster included therein (time t 0 to t 3 ), time t 0
The count value of the counter HCOUNT is the horizontal scanning cycle number of cycles HC
When the flip-flop HFF is set to the set state by the coincidence output that is output from the comparator HCOMP1, the horizontal synchronization signal ▲ ▼ is asserted, the counter HCOUNT is reset, and the next raster scan (from time t 0 to Start counting the number of memory cycles for t 3 ). At time t 1 , the count value of the counter HCOUNT becomes equal to the horizontal sync signal pulse width cycle number HSW and the comparator HCOMP3
Flip-flop HFF depending on the match output from
Is reset, the horizontal sync signal ▲
▼ is negated. Then, at time t 2 , the counter HCOUNT
When the count value of the register matches the output data (HC-n) of the register REG5, the match output output from the comparator HCOMP2 becomes high level. Then, at time t 3, when the count value of the counter HCOUNT matches the horizontal scanning cycle cycle number HC and the flip-flop HFF is set by the coincidence output output from the comparator HCOMP1, the horizontal synchronization signal ▲
At the same time as ▼ is asserted, the counter HCOUNT is reset to start counting the number of memory cycles for the next raster scan. The above operation is repeated in each raster scan, but the count value of the counter VCOUNT matches the vertical sync signal negate raster number VSP, and the match signal output from the comparator VCOMP2 is the flip-flops VFF and EXVFF.
When the output of the comparator HCOMP2 is brought to a match level such as a high level at the time t 4 in the state of being supplied to the set terminal S of, the flip-flop EXVFF is set and the synchronization control signal ▲ ▼ is set to the vertical synchronization. It is asserted n memory cycles ahead of the signal. When the output of the comparator HCOMP1 from time t 4 to time t 5 the n memory cycle has elapsed is the match level, such as the high level, the then the comparator
Since VCOMP2 keeps supplying a match signal such as a high level to the set terminal S of the flip-flop VFF, the vertical synchronizing signal ∇ is asserted at time t 5 with a delay of n memory cycles from time t 4 .
更にカウンタVCOUNTの計数値が垂直走査ラスタ数VCに
一致してコンパレータVCOMP1から出力される一致信号が
フリップフロップVFF及びEXVFFのリセット端子Ｒに供給
された状態において、時刻t6にコンパレータHCOMP2の出
力がハイレベルのような一致レベルにされると、フリッ
プフロップEXVFFがリセット状態にされることにより、
同期制御信号▲▼が垂直同期信号▲
▼よりもｎメモリサイクル先にネゲートされる。
そして、時刻t6からｎメモリサイクルが経過した時刻t7
にコンパレータHCOMP1の出力がハイレベルのような一致
レベルにされると、そのとき前記コンパレータVCOMP1は
ハイレベルのような一致信号をフリップフロップVFFの
リセット端子Ｒに供給供給維持しているから、当該時刻
t7に垂直同期信号▲▼が時刻t6からｎメモリ
サイクル遅れてネゲートされる。In a state in which the coincidence signal is supplied to the reset terminal R of the flip-flop VFF and EXVFF the count value of the further counter VCOUNT is output from the comparator VCOMP1 coincides with the vertical scanning raster number VC, at time t 6 the output of the comparator HCOMP2 is When the match level is set to a high level, the flip-flop EXVFF is reset,
Sync control signal ▲ ▼ is vertical sync signal ▲
It is negated n memory cycles ahead of ▼.
Then, time t 7 from the time t 6 n memory cycle has elapsed
When the output of the comparator HCOMP1 is set to a match level such as high level, the comparator VCOMP1 keeps supplying and supplying the match signal such as high level to the reset terminal R of the flip-flop VFF at that time.
At t 7 , the vertical synchronizing signal ∇ is negated with a delay of n memory cycles from time t 6 .
したがって、スレーブ表示制御装置SDSPCは固有の内
部同期遅れに呼応したｎメモリサイクルだけ先に内部で
必要なタイミング設定やイニシャライズ動作を開始し
て、マスタ表示制御装置MDSPCとの完全同期化が可能と
される。Therefore, the slave display control unit SDSPC can start the necessary timing setting and initializing operation internally by n memory cycles corresponding to the inherent internal synchronization delay, and complete synchronization with the master display control unit MDSPC is possible. It
次に、上記同期制御信号▲▼が入力さ
れるスレーブ表示制御装置SDSPCの詳細な一例を第２図
に基づいて説明する。Next, a detailed example of the slave display control device SDSPC to which the synchronization control signal (5) is input will be described with reference to FIG.
スレーブ表示制御装置SDSPCは、前記マスタ表示制御
装置MDSPCと同様に、表示アドレスや各種タイミング信
号を形成する表示プロセッサDSPU、画像非表示期間中に
フレームバッファメモリFBMのためのリフレッシュアド
レスを形成するリフレッシュアドレス演算回路RFU、及
び所定のアルゴリズムに従って順次描画アドレスを生成
する描画プロセッサDRUが含まれている。The slave display control unit SDSPC, like the master display control unit MDSPC, is a display processor DSPU that forms a display address and various timing signals, and a refresh address that forms a refresh address for the frame buffer memory FBM during the image non-display period. An arithmetic circuit RFU and a drawing processor DRU for sequentially generating drawing addresses according to a predetermined algorithm are included.
マスタ表示制御装置MDSPCから供給される同期制御信
号▲▼は入力バッファIBFを介して所定
時間Tibf（第５図参照）だけ不所望に遅延されて波形切
り出し回路EXPGENに供給される。波形切り出し回路EXPG
ENは、入力バッファIBFを介して内部に取り込まれた同
期制御信号▲▼のロウレベルからハイレ
ベルへの変化を検出して内部イニシャライズ信号EXRST
を形成する回路で、遅延回路DEL1、インバータINV、及
びアンドゲート回路ANDによって構成される。波形切り
出しEXPGENから出力される内部イニシャライズ信号EXRS
Tは、入力バッファIBFを介して所定時間Tibfだけ不所望
に遅延されて内部に取り込まれる同期制御信号▲
▼のロウレベルからハイレベルへの変化に呼応
して前記遅延回路DEL1で決定される遅延時間だけハイレ
ベルに変化される。The synchronous control signal {circle over ()} supplied from the master display controller MDSPC is undesirably delayed by a predetermined time Tibf (see FIG. 5) via the input buffer IBF and then supplied to the waveform cutting circuit EXPGEN. Waveform cutting circuit EXPG
EN detects the change from the low level to the high level of the synchronous control signal ▲ ▼ that is fetched internally via the input buffer IBF and detects the internal initialization signal EXRST.
And a delay circuit DEL1, an inverter INV, and an AND gate circuit AND. Internal initialization signal EXRS output from waveform cutting EXPGEN
T is a synchronization control signal that is undesirably delayed by Tibf for a predetermined time via the input buffer IBF and is taken in internally.
In response to the change from LOW level to HIGH level in ▼, it is changed to HIGH level for the delay time determined by the delay circuit DEL1.
この内部イニシャライズ信号EXRSTは、そのハイレベ
ルによって、前記表示プロセッサDSPU、リフレッシュア
ドレス演算回路RFU、及び描画プロセッサDRUの夫々にイ
ニシャライズ動作の指示を与え、更に、遅延回路DEL2を
経由して（当該遅延回路DEL2の出力信号を以下イニシャ
ライズ信号STINITと記す）、システムクロックCLKに基
づき各部DSPU,RFU,DRUへの内部ステート信号IMCYCを生
成する分周回路DIVのイニシャライズを行う。前記内部
ステート信号IMCYCは、各部DSPU,RFU,DRUにおいてフレ
ームバッファメモリFBMのメモリサイクルにされると共
に、フレームバッファのための各種アクセス制御信号形
成用とされ、更に、出力バッファOBF2を介して外部回路
制御用のステート信号MCYC1及びMCYC2とされる。尚、前
記遅延回路DEL2は、表示プロセッサDSPUなどへの動作に
対して、内部ステート信号IMCYCイニシャライズが影響
を与えないようにするためのタイミング調整手段であ
る。具体的には、システムクロック信号CLKにおける１
メモリサイクの内のランダムなサイクルで同期制御信号
▲▼がネゲートされるため、少なくとも
内部でメモリサイクルとして定義される内部ステート信
号IMCYC信号の位相をマスタ表示制御装置MDSPCにおける
メモリサイクルに合わせるようにするためのものであ
る。即ち、第５図の時刻tiに示されるようにイニシャラ
イズ信号STINITのハイレベルからロウレベルへの変化タ
イミングがステート信号MCYC1の１サイクルの始点に呼
応されるように位相合わせされる。ステート信号MCYC2
は、特に制限されないが、分周回路DIVの構成によって
ステート信号MCYC1に対しその1/4周期遅延された位相を
持つ信号として制御される。This internal initialization signal EXRST gives an instruction of an initialization operation to each of the display processor DSPU, the refresh address operation circuit RFU, and the drawing processor DRU according to its high level, and further, via the delay circuit DEL2 (the delay circuit concerned). The output signal of DEL2 is hereinafter referred to as the initialization signal STINIT), and the frequency divider circuit DIV that generates the internal state signal IMCYC to each part DSPU, RFU, DRU is initialized based on the system clock CLK. The internal state signal IMCYC is used for the memory cycle of the frame buffer memory FBM in each unit DSPU, RFU, DRU and for forming various access control signals for the frame buffer, and further through the output buffer OBF2 to an external circuit. These are control state signals MCYC1 and MCYC2. The delay circuit DEL2 is a timing adjusting means for preventing the internal state signal IMCYC initialization from affecting the operation to the display processor DSPU and the like. Specifically, 1 in the system clock signal CLK
Since the synchronous control signal ▲ ▼ is negated in a random cycle in the memory cycle, at least the phase of the internal state signal IMCYC signal, which is internally defined as a memory cycle, should be aligned with the memory cycle in the master display controller MDSPC. It is for. That is, as shown at time ti in FIG. 5, the phase change is performed so that the change timing of the initialization signal STINIT from the high level to the low level corresponds to the start point of one cycle of the state signal MCYC1. State signal MCYC2
Is controlled as a signal having a phase delayed by 1/4 period of the state signal MCYC1 by the configuration of the frequency dividing circuit DIV, though not particularly limited.
前記表示プロセッサDSPUは、水平垂直同期信号タイミ
ング演算回路SYCU、表示位置タイミング演算回路DSPTM
G、及び表示アドレス演算回路DADRUから構成されてい
る。The display processor DSPU includes a horizontal and vertical synchronization signal timing arithmetic circuit SYCU and a display position timing arithmetic circuit DSPTM.
G, and a display address operation circuit DADRU.
前記水平垂直同期信号タイミング演算回路SYCUは、当
該スレーブ表示制御装置SDSPCにおける水平同期信号▲
▼及び垂直同期▲▼を形成す
ると共に、表示位置タイミング演算回路DSPTMGに対して
基準タイミング信号BTMGを供給する。水平垂直同期信号
タイミング演算回路SYCUに含まれる遅延回路DEL3及びDE
L4は、表示位置タイミング演算回路DSPTMG、及び表示ア
ドレス演算回路DADRUにおける動作遅延を補償するタイ
ミング調整手段であり、具体的には水平同期信号▲
▼及び垂直同期▲▼と、表示アド
レス演算回路DADRUによる表示アドレスの出力タイミン
グとを一致させるためのものである。尚、水平同期信号
▲▼及び垂直同期▲▼は、遅
延回路DEL3及びDEL4を介して出力バッファOBF3から外部
に出力されているが、本実施例の表示システムにおいて
は、CRTディスプレイDCRTの走査用同期信号とはされな
い。The horizontal / vertical synchronization signal timing operation circuit SYCU is configured to detect the horizontal synchronization signal in the slave display control device SDSPC.
(2) and vertical synchronization (3) are formed, and the reference timing signal BTMG is supplied to the display position timing calculation circuit DSPTMG. Horizontal / vertical synchronization signal timing operation circuit SYCU includes delay circuits DEL3 and DE
L4 is a timing adjusting means for compensating the operation delay in the display position timing arithmetic circuit DSPTMG and the display address arithmetic circuit DADRU.
This is for making the ▼ and vertical synchronization ▲ ▼ coincide with the output timing of the display address by the display address calculation circuit DADRU. The horizontal synchronizing signal ▲ ▼ and the vertical synchronizing signal ▼ are output to the outside from the output buffer OBF3 via the delay circuits DEL3 and DEL4, but in the display system of the present embodiment, the scanning synchronization of the CRT display DCRT is used. Not a signal.
前記表示位置タイミング演算回路DCPTMGは表示位置の
タイミング演算を実行し、表示アドレス演算回路DADRU
に表示アドレス演算指令ADREXを与える。表示アドレス
演算回路DADRUは表示アドレスの演算を行って、その表
示アドレス信号を出力バッファOBF1からフレームバッフ
ァメモリFBMに供給可能とする。The display position timing calculation circuit DCPTMG executes the display position timing calculation, and the display address calculation circuit DADRU
Give the display address calculation command ADREX to. The display address calculation circuit DADRU calculates the display address and can supply the display address signal from the output buffer OBF1 to the frame buffer memory FBM.
斯るスレーブ表示制御装置SDSPCにおいて、それに供
給される前記同期制御信号▲▼が第５図
のt6（第４図の時刻t6に対応する時刻である）にネゲー
トされると、前記入力バッファIBFによる不所望な遅延
時間Tibfと、水平垂直同期信号タイミング演算回路SYCU
にる基準タイミング信号BTMG形成のための遅延時間Tbtm
gと、表示位置タイミング演算回路DSPTMGにおける演算
遅延時間Tdsptmgと、表示アドレス演算回路DADRUにおけ
る時刻tjの表示アドレス演算基準タイミングからの演算
遅延時間Tdadruと、出力バッファOBF1における出力遅延
Tobf1とを経過した後の時刻t7（第４図における時刻t7
に呼応する時刻）において、当該スレーブ表示制御装置
SDSPCの水平同期信号▲▼がアサートさ
れ、且つ、垂直同期信号▲▼がネゲートさ
れる。第５図の時刻t6からt7までの遅延時間Tdelは当該
スレーブ表示制御装置SDSPC固有の内部同期遅れであ
る。In斯Ru slave display controller SDSPC, the said synchronization control signal ▲ ▼ supplied thereto is negated t 6 of FIG. 5 (a time corresponding to the time t 6 of FIG. 4), the input buffer Unwanted delay time Tibf due to IBF and horizontal / vertical sync signal timing arithmetic circuit SYCU
Delay time Tbtm for forming reference timing signal BTMG
g, the calculation delay time Tdsptmg in the display position timing calculation circuit DSPTMG, the calculation delay time Tdadru from the display address calculation reference timing at time tj in the display address calculation circuit DADRU, and the output delay in the output buffer OBF1.
Time t 7 after passing Tobf 1 and (time t 7 in FIG. 4
At the time of responding to the slave display control device
The horizontal sync signal ▲ ▼ of SDSPC is asserted and the vertical sync signal ▲ ▼ is negated. The delay time Tdel from time t 6 to t 7 in FIG. 5 is an internal synchronization delay peculiar to the slave display control device SDSPC.
この内部同期遅れに呼応する遅延時間Tdelは、マスタ
表示制御装置MDSPCのレジスタREG6に設定されているメ
モリサイクル数ｎに呼応するものである。したがって、
スレーブ表示制御装置SDSPC固有の内部同期遅れ分だけ
先にスレーブ表示制御装置SDSPCの動作開始が前記同期
制御信号▲▼によって指示されることに
より、第６図にも示されるように、マスタ表示制御装置
MDSPCから出力される同期信号▲▼，▲
▼及び表示アドレス信号DADRと、スレーブ表示制
御装置SDSPCから出力される同期信号▲
▼，▲▼及び表示アドレス信号DADRとが完
全に同期化される。尚、第６図の時刻t6,t7は第４図の
それと対応する。The delay time Tdel corresponding to this internal synchronization delay corresponds to the memory cycle number n set in the register REG6 of the master display control device MDSPC. Therefore,
As shown in FIG. 6, the master display control device is controlled by the synchronization control signal ▲ ▼ to start the operation of the slave display control device SDSPC ahead of the internal synchronization delay peculiar to the slave display control device SDSPC.
Sync signal output from MDSPC ▲ ▼, ▲
▼ and display address signal DADR and synchronization signal output from slave display controller SDSPC ▲
▼, ▲ ▼ and the display address signal DADR are completely synchronized. The times t 6 and t 7 in FIG. 6 correspond to those in FIG.
上記実施例によれば以下の作用効果を得るものであ
る。According to the above embodiment, the following operational effects are obtained.
（１）スレーブ表示制御装置SDSPC固有の内部同期遅れ
に呼応する遅延時間Tdelは、マスタ表示制御装置MDSPC
のレジスタREG6に設定されているメモリサイクル数ｎに
呼応するものであるから、スレーブ表示制御装置SDSPC
固有の内部同期遅れ分だけ先にスレーブ表示制御装置SD
SPCの動作開始が前記同期制御信号▲▼
によって指示されることにより、マスタ表示制御装置MD
SPCから出力される同期信号▲▼，▲
▼及び表示アドレス信号DADRと、スレーブ表示制御
装置SDSPCから出力される同期信号▲▼，
▲▼及び表示アドレス信号DADRとが完全に
同期化される。即ち、スレーブ表示制御装置SDSPCは固
有の内部同期遅れに呼応したｎメモリサイクルだけ先に
内部で必要なタイミング設定やイニシャライズ動作を開
始して、マスタ表示制御装置MDSPCとの完全同期化を達
成することができる。(1) The delay time Tdel corresponding to the internal synchronization delay peculiar to the slave display controller SDSPC is the master display controller MDSPC.
Since it corresponds to the memory cycle number n set in the register REG6 of the slave display controller SDSPC
Slave display control unit SD ahead of its own internal synchronization delay
The start of the SPC operation is the synchronization control signal ▲ ▼
Master display controller MD as instructed by
Sync signal output from SPC ▲ ▼, ▲
▼ and the display address signal DADR, and the synchronization signal output from the slave display controller SDSPC ▲ ▼,
▲ ▼ and the display address signal DADR are completely synchronized. That is, the slave display control device SDSPC must start the necessary internal timing setting and initialization operation before n memory cycles corresponding to the inherent internal synchronization delay to achieve complete synchronization with the master display control device MDSPC. You can
（２）上記作用効果より、スレーブ表示制御装置SDSPC
固有の内部同期遅れを遅延補償するような遅延手段を外
付け回路として個別的に設ける必要がなくなる。(2) Slave display control device SDSPC
It is no longer necessary to individually provide a delay unit as an external circuit for compensating the inherent internal synchronization delay.
（３）上記作用効果（２）より、比較的大きな同期遅れ
を遅延補償するために従来必要とされていた外付け回路
としての遅延手段が不必要になるので、当該遅延手段を
外付け回路として個別的に設ける手間が省けると共に、
表示システムを構成する回路規模の小型化、さらにはそ
れによってシステムの信頼整向上を達成することができ
る。(3) Due to the above action and effect (2), since the delay means as an external circuit conventionally required for compensating a relatively large synchronization delay becomes unnecessary, the delay means is used as an external circuit. You can save the time and effort of setting them individually,
It is possible to reduce the circuit scale of the display system and further improve the reliability of the system.
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明は上記実施例に限定され
ず、その要旨を逸脱しない範囲において種々変更するこ
とができる。Although the invention made by the present inventor has been specifically described based on the embodiments, the invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention.
例えば、上記実施例ではマスタ表示制御装置の垂直同
期信号のハイレベルへの変化タイミングを基準にしてス
レーブ表示制御装置固有の同期遅れを補償する構成とし
たが、本発明はそれに限定されるものではなく、マスタ
表示制御装置の内部状態の変化をその他の信号を基準に
してスレーブ表示制御装置に知らせる構成にしてもよ
い。また、スレーブ表示制御装置固有の同期遅れが種々
異なる場合には、第１図に示されるレジスタREG6の同期
遅れ補償サイクル数ｎをマイクロプロセッサMPUによっ
てプログラマブルに設定可能にすることができる。For example, in the above-described embodiment, the synchronization delay peculiar to the slave display control device is compensated with reference to the change timing of the vertical synchronization signal of the master display control device to the high level, but the present invention is not limited thereto. Alternatively, the slave display control device may be informed of a change in the internal state of the master display control device based on other signals. Further, when the synchronization delay unique to the slave display control device is different, the number of synchronization delay compensation cycles n of the register REG6 shown in FIG. 1 can be set programmable by the microprocessor MPU.
更に、本発明を表示システムに適用する場合、ディス
プレイはCRTディスプレイに限定されるものではなく、
液晶ディスプレイでもよく、その場合には、本発明の同
期制御技術は液晶駆動回路に適用することができる。Furthermore, when applying the present invention to a display system, the display is not limited to a CRT display,
It may be a liquid crystal display, in which case the synchronization control technique of the present invention can be applied to a liquid crystal drive circuit.
以上の説明では、主として本発明者によってなされた
発明をその背景となった利用分野である表示システムに
適用した場合について説明したが、本発明はそれに限定
されるものではなく、通信データの相互やりとりに際し
てのタイミング位相合わせなどの通信制御技術などにも
適用することができる。本発明は、少なくとも複数の装
置間で同期もしくは追従関係をもって動作させる条件の
ものに適用することができる。In the above description, the case where the invention made by the present inventor is mainly applied to the display system which is the field of use as the background has been described, but the present invention is not limited thereto and the mutual exchange of communication data is performed. It can also be applied to communication control technology such as timing phase adjustment in this case. The present invention can be applied to the condition that at least a plurality of devices are operated in a synchronous or following relationship.
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば以下の通りであ
る。The effects obtained by the representative one of the inventions disclosed in the present application will be briefly described as follows.
すなわち、所望の外部装置を内部装置の動作に追従動
作させるための同期制御信号を出力する同期制御装置で
あって、その同期制御信号によって追従動作が指示され
る外部装置固有の同期動作遅れに呼応して、内部装置の
動作タイミングに対し所定のタイミングをもって先に、
その同期制御信号による追従動作指示を外部装置に与え
るようにしたから、固有の同期遅延を持つ外部装置に、
その同期遅延に応じた先のタイミングをもって追従動作
指示が与えられることにより、当該外部装置を簡単且つ
確実に内部装置に同期動作させることができる。That is, a synchronization control device that outputs a synchronization control signal for causing a desired external device to follow the operation of an internal device, and responds to a synchronization operation delay unique to the external device for which the following operation is instructed by the synchronization control signal. Then, with a predetermined timing with respect to the operation timing of the internal device,
Since the follow-up operation instruction by the synchronization control signal is given to the external device, the external device having a unique synchronization delay
By giving the follow-up operation instruction at the previous timing according to the synchronization delay, the external device can be easily and surely synchronized with the internal device.
第１図は本発明に係る同期制御装置の１実施例であるマ
スタ表示制御装置の１部を示すブロック図、 第２図はマスタ表示制御装置と同期動作されるスレーブ
表示制御装置を示すブロック図、 第３図はマスタ表示制御装置及びスレーブ表示制御装置
を含む表示システムの構成ブロック図、 第４図は第１図のマスタ表示制御装置における水平同期
信号，垂直同期信号，及び同期制御信号を形成するため
の動作シーケンスを示すタイムチャート、 第５図は第２図のスレーブ表示制御装置固有の内部同期
遅れを説明するためのタイムチャート、 第６図はマスタ表示制御装置及びスレーブ表示制御装置
相互間の同期動作を説明するためのタイムチャートであ
る。 MPU……マイクロプロセッサ、MDSPC……マスタ表示制御
装置、SDSPC……スレーブ表示制御装置、FMB……フレー
ムバッファメモリ、MIX……合成回路、DCRT……CRTディ
スプレイ、▲▼……水平同期信号、▲
▼……水平同期信号、▲▼……垂直同
期信号、▲▼……垂直同期信号、▲
▼……同期制御信号、DADR……表示アドレス信
号、CLK……システムクロック信号、REG1乃至REG6……
レジスタ、HCOUNT……カウンタ、VCOUNT……カウンタ、
HCOMP1乃至HCOMP3……コンパレータ、VCOMP1及びVCOMP2
……コンパレータ、VFF……フリップフロップ、EXVFF…
…フリップフロップ、HFF……フリップフロップ、ｎ…
…内部遅れサイクル数、HC……水平走査周期サイクル
数、HSW……水平同期信号パルス幅サイクル数、VC……
垂直走査ラスタ数、VSP……垂直同期信号ネゲートラス
タ数、DSPU……表示プロセッサ、RFU……リフレッシュ
アドレス演算回路、DRU……描画プロセッサ。FIG. 1 is a block diagram showing a part of a master display control device which is an embodiment of a synchronization control device according to the present invention, and FIG. 2 is a block diagram showing a slave display control device which operates in synchronization with the master display control device. FIG. 3 is a block diagram showing the configuration of a display system including a master display control device and a slave display control device, and FIG. 4 is a diagram showing the horizontal synchronization signal, the vertical synchronization signal, and the synchronization control signal in the master display control device of FIG. 5 is a time chart showing an operation sequence for doing so, FIG. 5 is a time chart for explaining the internal synchronization delay peculiar to the slave display control device of FIG. 2, and FIG. 6 is between the master display control device and the slave display control device. 5 is a time chart for explaining the synchronization operation of FIG. MPU: Microprocessor, MDSPC: Master display control unit, SDSPC: Slave display control unit, FMB: Frame buffer memory, MIX: Synthesis circuit, DCRT: CRT display, ▲ ▼: Horizontal sync signal, ▲
▼ …… Horizontal sync signal, ▲ ▼ …… Vertical sync signal, ▲ ▼ …… Vertical sync signal, ▲
▼ …… Synchronous control signal, DADR …… Display address signal, CLK …… System clock signal, REG1 to REG6 ……
Register, HCOUNT …… Counter, VCOUNT …… Counter,
HCOMP1 to HCOMP3 ... Comparator, VCOMP1 and VCOMP2
... Comparator, VFF ... Flip-flop, EXVFF ...
… Flip-flops, HFF… Flip-flops, n…
… Internal delay cycles, HC… Horizontal scanning cycle cycles, HSW… Horizontal sync signal pulse width cycles, VC ……
Vertical scan raster number, VSP ... Vertical sync signal negate raster number, DSPU ... Display processor, RFU ... Refresh address arithmetic circuit, DRU ... Drawing processor.
Claims (3)
作させるための同期制御信号を出力する同期制御装置で
あって、その同期制御信号によって追従動作が指示され
る外部装置固有の同期動作遅れに呼応して、前記内部装
置の動作タイミングに対し所定のタイミングをもって先
に、その同期制御信号による追従動作指示を外部装置に
与えるようにされて成ることを特徴とする同期制御装
置。1. A synchronous control device for outputting a synchronous control signal for causing a desired external device to follow the operation of an internal device, the synchronizing operation being specific to the external device, and the follow-up operation is instructed by the synchronous control signal. In response to the delay, the synchronization control device is configured to give a follow-up operation instruction by the synchronization control signal to the external device at a predetermined timing with respect to the operation timing of the internal device.
に対して走査同期信号を供給しながら表示制御をサポー
ト可能な表示制御装置を含み、その表示制御装置がマス
タ表示制御装置とされるとき、同期制御信号は、スレー
ブ表示制御装置としての外部装置に対し、前記マスタ表
示制御装置による表示制御に同期した表示制御のタイミ
ングを与えるものであることを特徴とする特許請求の範
囲第１項記載の同期制御装置。2. The internal device includes a display control device capable of supporting display control while supplying a scan synchronization signal to a raster scan type display, and when the display control device is a master display control device, synchronization is provided. The synchronization according to claim 1, wherein the control signal gives a timing of display control in synchronization with a display control by the master display control device to an external device as a slave display control device. Control device.
で所定の関係をもって形成される走査同期信号としての
水平同期信号及び垂直同期信号に対して所定のタイミン
グをもってレベル制御されるものであり、スレーブ表示
制御装置固有の同期動作遅れに呼応するサイクル数をラ
スタ走査型ディスプレイの水平走査周期サイクル数から
減じてその結果を格納するレジスタと、水平走査サイク
ル数を順次計数する計数手段と、その計数手段による計
数値と前記レジスタの格納データとの一致を検出する検
出手段と、その検出手段の一致出力に基づいて垂直走査
周期の開始タイミングよりもスレーブ表示制御装置固有
の同期動作遅れサイクル数分だけ先に同期制御信号を追
従動作指示レベルに制御する信号出力手段とによって形
成されるものであることを特徴とする特許請求の範囲第
２項記載の同期制御装置。3. The level control of the sync control signal is carried out at a predetermined timing with respect to a horizontal sync signal and a vertical sync signal as a scan sync signal formed in a master display controller in a predetermined relationship, A register for storing the result of subtracting the number of cycles corresponding to the delay in synchronous operation peculiar to the slave display control unit from the number of horizontal scanning cycles of the raster scanning display, a counting means for sequentially counting the number of horizontal scanning cycles, and the counting. Detecting means for detecting the coincidence between the count value by the means and the data stored in the register, and the synchronous operation delay cycle number specific to the slave display control device from the start timing of the vertical scanning cycle based on the coincidence output of the detecting means. First, it is formed by signal output means for controlling the synchronization control signal to the follow-up operation instruction level. Synchronous control apparatus of Claims second term, wherein a.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62101312A JP2549378B2 (en) | 1987-04-24 | 1987-04-24 | Synchronous control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62101312A JP2549378B2 (en) | 1987-04-24 | 1987-04-24 | Synchronous control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63266486A JPS63266486A (en) | 1988-11-02 |
| JP2549378B2 true JP2549378B2 (en) | 1996-10-30 |
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ID=14297295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62101312A Expired - Fee Related JP2549378B2 (en) | 1987-04-24 | 1987-04-24 | Synchronous control device |
Country Status (1)
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| JP (1) | JP2549378B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3666318B2 (en) | 1999-09-27 | 2005-06-29 | セイコーエプソン株式会社 | ELECTRO-OPTICAL DEVICE, ELECTRONIC DEVICE USING SAME, AND DISPLAY DRIVE IC |
| JP3504240B2 (en) * | 2000-07-24 | 2004-03-08 | 株式会社ソニー・コンピュータエンタテインメント | Image processing system, device, method and computer program |
-
1987
- 1987-04-24 JP JP62101312A patent/JP2549378B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPS63266486A (en) | 1988-11-02 |
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