JP2618025B2 - Single-phase to differential signal conversion circuit - Google Patents
Single-phase to differential signal conversion circuitInfo
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、CMOSデジタル回路において、入力の単相信
号を位相差の少ない差動信号に変換する単相−差動信号
変換回路に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a single-phase to differential signal conversion circuit for converting a single-phase input signal into a differential signal having a small phase difference in a CMOS digital circuit. is there.
［従来の技術］ 従来、CMOSデジタル回路において、単相の信号から差
動の信号対（または正相と逆相の信号対もしくは２相信
号、以下差動信号と記す）を生成するのに第２図の第１
の従来例や第３図の第２の従来例の回路図に示す単相−
差動信号変換回路が用いられていた。[Prior Art] Conventionally, in a CMOS digital circuit, it is necessary to generate a differential signal pair (or a positive and negative phase signal pair or a two-phase signal, hereinafter referred to as a differential signal) from a single-phase signal. First of Figure 2
The single-phase circuit shown in FIG. 3 and the circuit diagram of the second conventional example shown in FIG.
A differential signal conversion circuit has been used.
第２図の第１の従来例は、インバータ回路を用いた最
も簡単な構成である。入力の単相信号はそのまま正相出
力信号とし、一方逆相出力信号は入力信号をインバータ
101で反転して得る。The first conventional example shown in FIG. 2 is the simplest configuration using an inverter circuit. The input single-phase signal is used as it is as the positive-phase output signal, while the negative-phase output signal
Obtain by inverting at 101.
第３図の第２の従来例はフリップフロップを用いその
正相出力Ｑと逆相出力を利用するものである。102は
Ｄフリップフロップ（DFF）であり、入力の単相信号は
そのＤ入力端子へ接続し、クロックCK端子にはＤ入力を
保持するためのクロックが接続され、クロックに同期し
てＤ入力が新たに保持されて出力Q,に出力される。The second conventional example shown in FIG. 3 uses a flip-flop and uses its positive-phase output Q and negative-phase output. Reference numeral 102 denotes a D flip-flop (DFF). The input single-phase signal is connected to its D input terminal, the clock CK terminal is connected to a clock for holding the D input, and the D input is synchronized with the clock. It is newly held and output to the output Q ,.
［発明が解決しようとする課題］ しかしながら、上記従来の技術における単相−差動信
号変換回路では以下のような問題点があった。[Problems to be Solved by the Invention] However, the single-phase-to-differential signal conversion circuit in the above-described conventional technology has the following problems.
第１の従来例では、インバータ101により逆相出力信
号が正相出力信号よりインバータ101による遅延時間Δ
ｔ分、遅れることが問題点となる。低速の入力信号に対
してはΔｔは無視できる場合が多いが、Δｔに近い周期
の入力信号に対しては、第４図の従来例の差動信号出力
波形図に示すように、正相と逆相出力信号間の位相差が
顕著になり（破線は△ｔ＝０の位相差のない理想的波形
を示す）、単相−差動信号変換回路の後段に接続される
回路にとって誤動作の原因となったり、高速動作の妨げ
となったりする。例えば、このような信号によりCMOS回
路のトランスファーゲート回路を駆動する場合におい
て、正相出力信号の立ち上り／立ち下りの遷移領域と逆
相出力信号の遷移領域の和がトランスファーゲート回路
の動作の遷移領域となるため、上記位相差があるとその
分だけトランスファーゲート回路の遷移領域が増大し、
その結果トランスファーゲート回路の確実なオン又はオ
フ状態の時間が狭くなって、トランスファーゲートを通
過する信号のセットリング時間が不十分になり動作が不
安定になる場合などである。In the first conventional example, the inverter 101 converts the negative-phase output signal from the positive-phase output signal by a delay time Δ
The problem is that it is delayed by t minutes. For a low-speed input signal, Δt can often be ignored, but for an input signal with a period close to Δt, as shown in the differential signal output waveform diagram of the conventional example in FIG. The phase difference between the negative-phase output signals becomes remarkable (the broken line indicates an ideal waveform without a phase difference of Δt = 0), which causes a malfunction in a circuit connected to the subsequent stage of the single-phase to differential signal conversion circuit. Or hinder high-speed operation. For example, when a transfer gate circuit of a CMOS circuit is driven by such a signal, the sum of the rising / falling transition region of the positive-phase output signal and the transition region of the negative-phase output signal is the transition region of the operation of the transfer gate circuit. Therefore, if there is the above phase difference, the transition region of the transfer gate circuit increases by that amount,
As a result, the time during which the transfer gate circuit is reliably turned on or off becomes narrow, and the time required for setting the signal passing through the transfer gate becomes insufficient, resulting in an unstable operation.
第２と従来例では、クロックに同期して正相出力Ｑと
逆相出力が変化するので、その出力間の位相差の問題
は解消されるが、Ｄフリップフロップ102を動作させる
ためにはクロックが必要なため、扱いにくいことおよび
高速動作に限界があること、またＤフリップフロップ10
2自体素子数が多いことなどの問題点があった。In the second and conventional examples, the normal phase output Q and the negative phase output change in synchronization with the clock, so that the problem of the phase difference between the outputs is solved. Is difficult to handle and there is a limit to high-speed operation.
2 itself has problems such as a large number of elements.
本発明は、上記問題点を解決するためになされたもの
で、高速動作が可能で位相差の少ない正相信号と逆相信
号から成る差動信号を入力の単相信号から生成できる単
相−差動信号変換回路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and has been made in consideration of the above circumstances, and has been made in view of the above circumstances. It is an object to provide a differential signal conversion circuit.
［課題を解決するための手段］ 上記の目的を達成するための本発明の単相−差動信号
変換回路の構成は、 単相のデジタル信号を入力として、正相信号及び逆相
信号を生成する単相−差動信号変換回路であって、 上記正相信号生成用にCMOSインバータ２段の従属接続
回路を具備し、 上記逆相信号生成用として、上記デジタル信号を入力
としそれぞれ第１のPMOSトランジスタ及び第１のNMOSト
ランジスタから成る２つのソースフォロア回路とそれぞ
れのドレインを直列接続した第２のPMOSトランジスタ及
び第２のNMOSトランジスタから成るインバータとを具備
し、上記第１のPMOSトランジスタのソースを上記第２の
PMOSトランジスタのゲートに接続し上記第１のNMOSトラ
ンジスタのソースを上記第２のNMOSトランジスタのゲー
トに接続し、上記各ソースフォロア回路の負荷として第
３のPMOSトランジスタ及び第３のNMOSトランジスタを具
備しそれらの各ゲートを共通にして前記２段従属接続し
たCMOSインバータの１段目出力に接続し、上記逆相信号
を上記第２のPMOSトランジスタ及び第２のNMOSトランジ
スタの共通ドレインから取り出してなる逆相信号生成回
路を具備することを特徴とする。[Means for Solving the Problems] To achieve the above object, a configuration of a single-phase to differential signal conversion circuit of the present invention is to generate a positive-phase signal and a negative-phase signal by inputting a single-phase digital signal. A two-stage cascade connection circuit of CMOS inverters for generating the positive-phase signal, and receiving the digital signal as an input for generating the negative-phase signal. A source follower circuit comprising a PMOS transistor and a first NMOS transistor; and a second PMOS transistor having a drain connected in series and an inverter comprising a second NMOS transistor. The source of the first PMOS transistor is provided. In the second
A source of the first NMOS transistor is connected to a gate of the PMOS transistor, a source of the first NMOS transistor is connected to a gate of the second NMOS transistor, and a third PMOS transistor and a third NMOS transistor are provided as loads of the source follower circuits. These gates are connected in common and connected to the first stage output of the two-stage cascaded CMOS inverter, and the reverse phase signal is extracted from the common drain of the second PMOS transistor and the second NMOS transistor. A phase signal generation circuit is provided.
［作用］ 本発明は、インバータ２段の従属接続回路により単相
のデジタル信号を入力とする正相信号を生成し、一方負
荷を有するソースフォロア回路とインバータ２段構成の
従属接続回路と段数の等しい逆相信号生成回路によって
上記インバータ２段とほぼ等しい遅延時間の逆相信号を
生成する。[Operation] According to the present invention, a two-stage cascaded inverter circuit generates a positive-phase signal having a single-phase digital signal as an input. On the other hand, a source follower circuit having a load, a cascaded two-stage inverter circuit, and An opposite-phase signal generation circuit generates an opposite-phase signal having a delay time substantially equal to that of the two inverters.
［実施例］ 以下、本発明の実施例を図面に基づいて詳細に説明す
る。Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
第１図は本発明の一実施例を示す回路図である。本実
施例は、単相のデジタル信号を入力とする正相信号生成
回路と逆相信号生成回路とから成る。１は単相のデジタ
ル入力信号の入力端子、2,3はその出力に対する差動信
号の出力端子であって２は正相信号の出力端子、３は逆
相信号の出力端子、４はVDD電源端子、５はVSS電源端
子、６〜10はPMOSトランジスタ、11〜15はNMOSトランジ
スタである。FIG. 1 is a circuit diagram showing one embodiment of the present invention. The present embodiment includes a positive-phase signal generation circuit that receives a single-phase digital signal and a negative-phase signal generation circuit. 1 is an input terminal of a single-phase digital input signal, 2 and 3 are output terminals of a differential signal corresponding to the output, 2 is an output terminal of a positive-phase signal, 3 is an output terminal of a negative-phase signal, and 4 is V DD a power supply terminal, the V SS power supply terminal 5, 6 to 10 is PMOS transistor, is 11 to 15 is an NMOS transistor.
正相信号生成回路は、PMOSトランジスタ６とNMOSトラ
ンジスタ11及びPMOSトランジスタ７とNMOSトランジスタ
12から成る２つの公知のCMOSインバータ回路を２段従属
に接続して構成される。即ち、PMOSトランジスタ６とNM
OSトランジスタ11、及びPMOSトランジスタ７とNMOSトラ
ンジスタ12は各々のドレイン及びゲートが共通接続さ
れ、各々のPMOSトランジスタ6,7のソースはVDD電源端子
４へ、各々のNMOSトランジスタ11,12のソースはVSS電源
端子５へ接続され、それぞれ共通に接続されたゲートを
入力とし共通に接続されたドレインを出力とする。PMOS
トランジスタ６とNMOSトランジスタ11から成る１段目の
CMOSインバータ回路の入力は入力信号の入力端子１へ接
続され、その出力はPMOSトランジスタ７とNMOSトランジ
スタ12から成る２段目のインバータ回路の入力（ゲー
ト）に接続され、その２段目の出力が正相信号の出力端
子２へ接続される。The positive-phase signal generation circuit includes a PMOS transistor 6 and an NMOS transistor 11 and a PMOS transistor 7 and an NMOS transistor
It is constructed by connecting two publicly known CMOS inverter circuits of 12 in two stages. That is, the PMOS transistor 6 and NM
The drain and gate of the OS transistor 11 and the PMOS transistor 7 and the NMOS transistor 12 are commonly connected. The sources of the PMOS transistors 6 and 7 are connected to the VDD power supply terminal 4, and the sources of the NMOS transistors 11 and 12 are connected The gates connected to the VSS power supply terminal 5 and commonly connected to each other are input and the commonly connected drain is output. PMOS
First stage composed of transistor 6 and NMOS transistor 11
The input of the CMOS inverter circuit is connected to the input terminal 1 of the input signal, and the output is connected to the input (gate) of the second-stage inverter circuit composed of the PMOS transistor 7 and the NMOS transistor 12, and the output of the second stage is It is connected to the output terminal 2 of the normal phase signal.
本実施例の逆相信号生成回路は、負荷回路を有するソ
ースフォロア回路とインバータとの２段で構成される。
即ち、ゲートを入力端子１と接続しドレインをVSS電源
端子５へ接続した第１のPMOSトランジスタ８及びドレイ
ンをVDD電源端子４へ接続した第１のNMOSトランジスタ1
3は各々公知のソースフォロア回路であり、VDD電源端子
４とVSS電源端子５の間に直列接続された第２のPMOSト
ランジスタ10の第２のNMOSトランジスタ15はインバータ
回路を構成しており、第２のPMOSトランジスタ10のゲー
トは第１のPMOSトランジスタ８のソースに接続し、第２
のNMOSトランジスタ15のゲートは第１のNMOSトランジス
タ13のソースに接続している。第３のPMOSトランジスタ
９は、第１のPMOSトランジスタ８から成るソースフォロ
ア回路の負荷回路を構成するものであり、ドレインを第
１のPMOSトランジスタ８のソースに接続し、ソースをV
DD電源端子４に接続する。第３のNMOSトランジスタ14
は、第１のNMOSトランジスタ13から成るソースフォロア
回路の負荷回路を構成するものであり、ドレインをNMOS
トランジスタ13のソースに接続し、ソースをVSS電源端
子５に接続する。そして、第３のPMOSトランジスタ９の
ゲートと第３のNMOSトランジスタ14のゲートは、共通に
前述した正相信号生成回路の２段従属のCMOSインバータ
回路の１段目のインバータの出力であるPMOSトランジス
タ６とNMOSトランジスタ11の共通ドレインに接続した構
成とする。The anti-phase signal generation circuit according to the present embodiment includes two stages of a source follower circuit having a load circuit and an inverter.
That is, the first NMOS transistor is connected to the first PMOS transistor 8 and the drain of the drain and a gate connected to the input terminal 1 is connected to the V SS power supply terminal 5 to the V DD power supply terminal 4 1
Reference numeral 3 denotes a well-known source follower circuit. The second NMOS transistor 15 of the second PMOS transistor 10 connected in series between the VDD power supply terminal 4 and the VSS power supply terminal 5 constitutes an inverter circuit. , The gate of the second PMOS transistor 10 is connected to the source of the first PMOS transistor 8;
The gate of the NMOS transistor 15 is connected to the source of the first NMOS transistor 13. The third PMOS transistor 9 constitutes a load circuit of a source follower circuit composed of the first PMOS transistor 8, has a drain connected to the source of the first PMOS transistor 8, and has a source connected to V
Connect to DD power supply terminal 4. Third NMOS transistor 14
Constitutes a load circuit of a source follower circuit comprising a first NMOS transistor 13, and has a drain connected to an NMOS.
The source is connected to the transistor 13, and the source is connected to the VSS power supply terminal 5. Further, the gate of the third PMOS transistor 9 and the gate of the third NMOS transistor 14 are commonly used as the PMOS transistor output of the first-stage inverter of the two-stage dependent CMOS inverter circuit of the positive-phase signal generation circuit described above. 6 and the common drain of the NMOS transistor 11.
以上のように構成した実施例の作用を述べる。入力端
子１に周期波形のデジタルの入力信号が入った場合、出
力端子２には入力信号に対してCMOSインバータ回路２段
分の遅延時間２Δｔ（１段分当りΔｔとする）だけ遅れ
た正相信号が出力される。一方、上記入力信号は逆相信
号生成回路にも同時に入力され、この入力信号によって
先ず第１のPMOSトランジスタ８のソースフォロア回路と
第１のNMOSトランジスタ13のソースフォロア回路とが駆
動され、入力信号の立ち上がり時には第１のNMOSトラン
ジスタ13のソースが立ち上がり、入力信号の立ち下がり
時には第１のPMOSトランジスタ８のソースが立ち下が
り、次いで直列接続の第２のPMOSトランジスタ10と第２
のNMOSトランジスタ15とが駆動されて、出力に入力信号
の逆相信号が現れる。上記第１のPMOSトランジスタ８の
立ち上がりおよび第１のNMOSトランジスタ13の立ち下が
りの応答時間は１段構成であることから、正相信号生成
回路のインバータ回路の１段分の遅延時間Δｔとほぼ等
しい。また、第２のPMOSトランジスタ10と第２のNMOSト
ランジスタ15から成るインバータ回路の応答時間も、上
記インバータ回路１段分の遅延上記Δｔにほぼ等しいこ
とは明らかである。さらに、第３のPMOSトランジスタ９
と第３のNMOSトランジスタ14は、PMOSトランジスタ６と
NMOSトランジスタ11とからなるインバータ回路の出力に
て駆動されるスイッチング負荷素子として働き、入力信
号の立ち上がり時にはPMOSトランジスタ９がオフからオ
ンへと、入力信号の立ち下がり時にはNMOSトランジスタ
14がオフからオフへと変化してソースフォロア回路の応
答時間をΔｔとほぼ等しくするように作用する。以上の
ことから、本実施例の逆相信号生成回路で生成される逆
相信号は入力信号よりほぼ２Δｔだけ遅れることにな
り、正相信号の遅延時間２Δｔとほぼ等しくすることが
できる。即ち本実施例は、クロックや特別な回路要素を
用いることなく、簡単な論理回路のみで、単相の入力信
号を位相差の少ない差動信号（正相信号と逆相信号）に
変換することができる。上記の実施例において入力信号
が“1"あるいは“0"の安定状態ではPMOSトランジスタ９
とPMOSトランジスタ８との直列接続及びNMOSトランジス
タ13とNMOSトランジスタ14との直列接続間には電流が流
れることはない。The operation of the embodiment configured as described above will be described. When a digital input signal having a periodic waveform is input to the input terminal 1, the output terminal 2 has a positive phase delayed from the input signal by a delay time 2Δt for two stages of CMOS inverter circuits (referred to as Δt per stage). A signal is output. On the other hand, the input signal is also input to the anti-phase signal generation circuit at the same time, and the input signal first drives the source follower circuit of the first PMOS transistor 8 and the source follower circuit of the first NMOS transistor 13, and the input signal When the input signal rises, the source of the first NMOS transistor 13 rises, when the input signal falls, the source of the first PMOS transistor 8 falls, and then the second PMOS transistor 10 and the second PMOS transistor 10 connected in series.
And the NMOS transistor 15 is driven, and an inverted signal of the input signal appears at the output. Since the response time of the rise of the first PMOS transistor 8 and the fall of the first NMOS transistor 13 is a single-stage configuration, it is substantially equal to the delay time Δt of one stage of the inverter circuit of the positive-phase signal generation circuit. . It is also apparent that the response time of the inverter circuit including the second PMOS transistor 10 and the second NMOS transistor 15 is substantially equal to the delay Δt of the inverter circuit of one stage. Further, the third PMOS transistor 9
And the third NMOS transistor 14 include the PMOS transistor 6
It functions as a switching load element driven by the output of the inverter circuit composed of the NMOS transistor 11, and the PMOS transistor 9 changes from off to on when the input signal rises, and the NMOS transistor when the input signal falls.
14 changes from off to off and acts to make the response time of the source follower circuit substantially equal to Δt. From the above, the negative-phase signal generated by the negative-phase signal generation circuit of this embodiment is delayed by approximately 2Δt from the input signal, and can be made substantially equal to the delay time 2Δt of the positive-phase signal. That is, in this embodiment, a single-phase input signal is converted into a differential signal having a small phase difference (a positive-phase signal and a negative-phase signal) by using only a simple logic circuit without using a clock or a special circuit element. Can be. In the above embodiment, when the input signal is in a stable state of "1" or "0", the PMOS transistor 9
No current flows between the series connection of the NMOS transistor 13 and the NMOS transistor 13 and the series connection of the NMOS transistor 13 and the NMOS transistor 14.
［発明の効果］ 以上の説明で明らかなように、本発明の単相−差動信
号変換回路は、以下のような利点を有する。[Effects of the Invention] As is clear from the above description, the single-phase to differential signal conversion circuit of the present invention has the following advantages.
（１）インバータ及びソースフォロアのようなシンプル
な論理回路のみで単相の入力信号を位相差の少ない差動
信号に変換できる回路を構成できるため、特別な回路要
素を必要とせず、経済的であり、集積回路上でも小さな
面積上に容易に実現できる。(1) Since a circuit capable of converting a single-phase input signal into a differential signal having a small phase difference can be configured only with a simple logic circuit such as an inverter and a source follower, no special circuit element is required, and the system is economical. Yes, it can be easily realized on a small area even on an integrated circuit.
（２）フリップフロップのような帰還ループがないため
かなり高速周波数まで動作可能である。差動信号は各種
回路に用いられており、例えばスイッチトキャパシタ回
路のスイッチ用PMOSトランジスタとNMOSトランジスタの
ゲート駆動用信号として、論理回路のトランスファーゲ
ートのPMOSトランジスタとNMOSトランジスタのゲート駆
動用信号として用いられており、本発明の変換回路をそ
れらの信号生成用として用いることにより高速のスイッ
チングを安定して行うことができる。(2) Since there is no feedback loop such as a flip-flop, it can operate at a considerably high frequency. Differential signals are used in various circuits, for example, as gate drive signals for switching PMOS transistors and NMOS transistors in switched capacitor circuits, and as gate drive signals for transfer gates of PMOS and NMOS transistors in logic circuits. Therefore, high-speed switching can be performed stably by using the conversion circuit of the present invention for generating these signals.
（３）CMOS論理回路のように基本的には差動回路を有し
ていない場合に特に有効である。(3) It is particularly effective when a differential circuit is not basically provided like a CMOS logic circuit.
第１図は本発明の一実施例を示す回路図、第２図は第１
の従来例を示す回路図、第３図は第２の従来例を示す回
路図、第４図は従来例の差動信号出力波形図である。 １……入力端子、２……正相信号の出力端子、３……逆
相信号の出力端子、４……VDD電源端子、５……VSS電源
端子、6,7……PMOSトランジスタ、８……第１のPMOSト
ランジスタ、９……第３のPMOSトランジスタ、10……第
２のPMOSトランジスタ、11,12……NMOSトランジスタ、1
3……第１のNMOSトランジスタ、14……第３のNMOSトラ
ンジスタ、15……第２のNMOSトランジスタ。FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG.
FIG. 3 is a circuit diagram showing a second conventional example, and FIG. 4 is a differential signal output waveform diagram of the conventional example. 1 ... input terminal, 2 ... positive phase signal output terminal, 3 ... reverse phase signal output terminal, 4 ... VDD power supply terminal, 5 ... VSS power supply terminal, 6, 7 ... PMOS transistor, 8 first PMOS transistor, 9 third PMOS transistor, 10 second PMOS transistor, 11, 12 NMOS transistor, 1
3 ... first NMOS transistor, 14 ... third NMOS transistor, 15 ... second NMOS transistor.
フロントページの続き (56)参考文献 特開 昭59−149417（ＪＰ，Ａ) 特開 昭58−94228（ＪＰ，Ａ) 特開 昭59−97222（ＪＰ，Ａ)Continuation of the front page (56) References JP-A-59-149417 (JP, A) JP-A-58-94228 (JP, A) JP-A-59-97222 (JP, A)
Claims (1)
号及び逆相信号を生成する単相−差動信号変換回路であ
って、 上記正相信号生成用にCMOSインバータ２段の従属接続回
路を具備し、 上記逆相信号生成用として、上記デジタル信号を入力と
しそれぞれ第１のPMOSトランジスタ及び第１のNMOSトラ
ンジスタから成る２つのソースフォロア回路とそれぞれ
のドレインを直列接続した第２のPMOSトランジスタ及び
第２のNMOSトランジスタから成るインバータとを具備
し、上記第１のPMOSトランジスタのソースを上記第２の
PMOSトランジスタのゲートに接続し上記第１のNMOSトラ
ンジスタのソースを上記第２のNMOSトランジスタのゲー
トに接続し、上記各ソースフォロア回路の負荷として第
３のPMOSトランジスタ及び第３のNMOSトランジスタを具
備しそれらの各ゲートを共通にして前記２段従属接続し
たCMOSインバータの１段目出力に接続し、上記逆相信号
を上記第２のPMOSトランジスタ及び第２のNMOSトランジ
スタの共通ドレインから取り出してなる逆相信号生成回
路を具備することを特徴とする単相−差動信号変換回
路。1. A single-phase / differential signal conversion circuit for generating a positive-phase signal and a negative-phase signal by receiving a single-phase digital signal as input, wherein a two-stage cascaded CMOS inverter for generating the positive-phase signal is provided. A second PMOS having two source follower circuits each comprising a first PMOS transistor and a first NMOS transistor, each of which is connected in series with the digital signal, for generating the negative phase signal, and a drain connected in series with each other; And an inverter comprising a second NMOS transistor, wherein the source of the first PMOS transistor is connected to the second NMOS transistor.
A source of the first NMOS transistor is connected to a gate of the PMOS transistor, a source of the first NMOS transistor is connected to a gate of the second NMOS transistor, and a third PMOS transistor and a third NMOS transistor are provided as loads of the source follower circuits. These gates are connected in common and connected to the first stage output of the two-stage cascaded CMOS inverter, and the reverse phase signal is extracted from the common drain of the second PMOS transistor and the second NMOS transistor. A single-phase to differential signal conversion circuit comprising a phase signal generation circuit.
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| JPH02127814A (en) | 1990-05-16 |
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