JPS60180239A - Synchronizing clock extracting device - Google Patents
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- JPS60180239A JPS60180239A JP59034295A JP3429584A JPS60180239A JP S60180239 A JPS60180239 A JP S60180239A JP 59034295 A JP59034295 A JP 59034295A JP 3429584 A JP3429584 A JP 3429584A JP S60180239 A JPS60180239 A JP S60180239A
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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Abstract
Description
【発明の詳細な説明】
本発明は同期クロック抽出装置に係り、さらに詳しくは
デユーティ比の不定なディジタル信号よりビット同期ク
ロックを抽出するためのＰＬＬを用いた同期クロック抽
出装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a synchronous clock extraction device, and more particularly to a synchronous clock extraction device using a PLL for extracting a bit synchronous clock from a digital signal with an undefined duty ratio.
例えば、ＣＤ方式のディジタルオーディオディスク（以
下ＤＡＤと称す）に記録されているディジタル信号は各
ビットがビット同期クロック（＝４．３２ＭＨ２）に同
期して配列されているものであり、再生時には、ディス
クよりピックアップされたディジタル信号より同期クロ
ックを抽出し、このクロックに基づいて正確なビット配
列を読み出ず。又同期クロック４．３２ Ｍ Ｈｚを基
準にして再生ディジタル信号より抽出された同期クロッ
クとの位相比較を行ない、得られた位相差情報に基づい
て再生速度を制御することも行なわれる。すなわち、再
生時において正確に同期クロックを抽出てきるか否かに
よって再生の良否が左右される。For example, each bit of a digital signal recorded on a CD-based digital audio disc (hereinafter referred to as DAD) is arranged in synchronization with a bit synchronization clock (=4.32MH2), and during playback, the disc The synchronization clock is extracted from the digital signal picked up by the system, and the accurate bit arrangement is read out based on this clock. Further, the phase of the synchronization clock extracted from the reproduced digital signal is compared with the synchronization clock of 4.32 MHz as a reference, and the reproduction speed is controlled based on the obtained phase difference information. That is, the quality of reproduction depends on whether or not a synchronization clock can be extracted accurately during reproduction.
再生ディジタル信号よりこのビット同期クロックを抽出
するための手段としては、ＰＬＬを用いた同期クロック
検出方式が考えられる。A possible means for extracting this bit synchronized clock from the reproduced digital signal is a synchronized clock detection method using a PLL.
ところが、ＤＡＤに記録されているディジタル信号は量
子化されたディジタルデータを誤り訂正処理した後ＥＦ
Ｍ変調を施して８ビツトのデータビットを１４ピツトの
チャンネルビットに変換し、さらにＮＲＺ Ｉ変調方式
を用いてパルス信号に対応させることにより得られるも
のである。上述ＥＦＭ変調の際、変換パターン２の中か
らチャンネルビットの１と１との間に必ず０が２個以上
ｌＯ個以下挿入されている変換パターンを選んで用いる
。したがって得られるディジタル信号はビット同期クロ
ツク３波分のパルス幅を有するパルスを最小として最大
１１波分のパルス幅を有するパルスまでの９種類の基本
パルスを含んでおり、デユーティ比−比が大幅に、かつ
不定に変化するため従来のＰＬＬに使用されている位相
比較器では、十分に機能することができない。However, the digital signal recorded in the DAD is converted into an EF after error correction processing of the quantized digital data.
This is obtained by applying M modulation to convert 8 data bits into 14 channel bits, and then using the NRZ I modulation method to correspond to a pulse signal. During the EFM modulation described above, a conversion pattern in which 2 or more and 10 or less 0's are always inserted between channel bits 1 and 1 is selected and used from among the conversion patterns 2. Therefore, the obtained digital signal contains nine types of basic pulses ranging from a minimum pulse width of 3 bit synchronous clock waves to a maximum pulse width of 11 waves, and the duty ratio is significantly reduced. , and changes undefined, so the phase comparator used in the conventional PLL cannot function satisfactorily.
そこで従来の同期クロック抽出方式では、再生ディジタ
ル信号を微分し、得られた微分パルスによりタンク回路
等のクロック連続化回路を駆動して同期クロックを形成
した後、ＰＬＬに供給して位相差のない同期クロックを
得ていた。Therefore, in the conventional synchronous clock extraction method, the reproduced digital signal is differentiated, and the resulting differentiated pulse drives a clock continuation circuit such as a tank circuit to form a synchronous clock, which is then supplied to the PLL to generate a signal with no phase difference. I had a synchronous clock.
しかし、この方式ではＰＬＬとは別個にクロック連続化
回路等を必要とし、タンク回路等の同調周波数の調整、
最適識別時間を設定するためのディレィライン等も必要
となり、調整の繁雑化、構成の複雑化を招来するもので
あった。However, this method requires a clock continuity circuit, etc., separately from the PLL, and requires adjustment of the tuning frequency of the tank circuit, etc.
A delay line, etc. for setting the optimum identification time is also required, leading to complicated adjustments and a complicated configuration.
本発明は上述した従来技術の欠点を解決するものであり
、クロック連続化回路等の付属回路を設けることなく、
ディジタル形式のロジック回路で構成した位相比較器を
備えたＰＬＬ回路を用い、基準クロックの立ち上がりあ
るいは立ち下りエツジ部で再生ディジタル信号をラッチ
することにより、入力された再生ディジタル信号の信号
変化時点すなわちパルスエツジ後に到来する基準クロッ
クのラッチポイントとの時間差に対応するパルス幅を有
する時間差信号を得、この時間差信号とラッチポイント
付近の基準クロックとを比較して双方のパルス幅の差を
示す差信号を位相差信号としてＰＬＬの電圧制御発振器
を制御することにより基準クロックの位相および周波数
を補正して基準クロックとビット同期クロックとを一致
させて基準クロックをビット同期クロックとして用いる
ようにしたビ・ソト同期クロック抽出方法を提供するも
のである。The present invention solves the above-mentioned drawbacks of the prior art, and eliminates the need for additional circuits such as a clock serialization circuit.
By using a PLL circuit equipped with a phase comparator configured with a digital logic circuit and latching the reproduced digital signal at the rising or falling edge of the reference clock, the signal change point of the input reproduced digital signal, that is, the pulse edge. A time difference signal having a pulse width corresponding to the time difference with the latch point of the reference clock that arrives later is obtained, and this time difference signal is compared with the reference clock near the latch point to obtain a difference signal indicating the difference in the pulse width between the two. Bi-Soto synchronous clock that uses the reference clock as a bit synchronous clock by correcting the phase and frequency of the reference clock to match the reference clock and the bit synchronous clock by controlling the voltage controlled oscillator of the PLL as a phase difference signal This provides an extraction method.
以下図示の実施例に基づき本発明を詳述する。The present invention will be explained in detail below based on the illustrated embodiments.
第１図は本発明のＰＬＬ回路ブロック図を示し、１は位
相比較器、２はローパスフィルタ（以下ＬＰＦと称す）
、３はＤＣアンプ、４は所定のクロックを発生ずる電圧
制御回路（以下■ＣＯと称す）をそれぞれ示す。FIG. 1 shows a PLL circuit block diagram of the present invention, where 1 is a phase comparator and 2 is a low-pass filter (hereinafter referred to as LPF).
, 3 is a DC amplifier, and 4 is a voltage control circuit (hereinafter referred to as CO) that generates a predetermined clock.
次に位相比較器１の内部構成について第２図に示す波形
図を用いて説明する。ＩＮｌ、ＩＮ２はそれぞれ入力端
子であり、ＩＮＩには再生ディジタル信号Ｉ）Ｔ（第２
図Ｃ）が、１．Ｎ２にはＶ ＣＯ３より所定のクロック
がそれぞれ供給される。本実施例では■Ｃ０３のクロッ
クを上述した基準クロック（４、３２Ｍ’Ｈ２）の倍の
周波数を有するものとする。Next, the internal configuration of the phase comparator 1 will be explained using the waveform diagram shown in FIG. INl and IN2 are input terminals, respectively, and INI receives the reproduced digital signal I)T (second
Figure C) is 1. A predetermined clock is supplied to each of N2 from VCO3. In this embodiment, the clock of C03 is assumed to have twice the frequency of the reference clock (4, 32M'H2) mentioned above.
ＦＦＩはＤフリップフロップであり、入力端子りには人
力ＩＮＩを経た再生ディジタル信号がクロック入力端子
ＣＫには人力ＩＮ２よりＴフリップフロップＦＦ２を経
て１／２に分周されたデユーティ比５０％のクロック（
基準クロック：実施例では基準クロックφ（第２図ａ）
に対して逆相となるクロックφ）がそれぞれ供給される
。ＦＦＩによって基準クロックφの立ぢ下だりエツジて
再生ディジタル信号ＤＴをラッチする（ラッチ出力ＲＣ
（第２図ｄ〕）。FFI is a D flip-flop, and the input terminal is a reproduced digital signal that has passed through the manual input INI, and the clock input terminal CK is a clock with a duty ratio of 50% that has been divided into 1/2 via the manual input IN2 and the T flip-flop FF2. (
Reference clock: In the example, reference clock φ (Fig. 2a)
A clock φ) having a phase opposite to that of the clock φ) is respectively supplied. The FFI latches the reproduced digital signal DT at the falling edge or edge of the reference clock φ (latch output RC
(Figure 2 d]).
Ｇ２はナンドケートであり、ＦＦＩからのＱ出力および
インバータＧ１を経た再生ディジタル信号がそれぞれ入
力されて再生ディジタル信号の立ち下だりエツジと基準
クロックφの立ち下だりエツジ（φの立ち上がりエツジ
）との時間差を表わす信号ｔｅを出力する（第２図ｅ）
。G2 is a NAND gate, into which the Q output from the FFI and the reproduced digital signal that has passed through the inverter G1 are respectively input, and the time difference between the falling edge of the reproduced digital signal and the falling edge of the reference clock φ (rising edge of φ) is calculated. Outputs a signal te representing (Fig. 2 e)
.
Ｇ３はナントゲートであって、ＦＦＩからのＱ出力およ
び再生ディジタル信号Ｄ’Ｔがそれぞれ入力されて再生
ディジタル信号ＤＴの立ち上がりエツジと基準クロック
φの立ち上がりエツジとの位相差を表わす信号ｔｓを出
力する（第２図ｆ）。Ｇ５はナントゲートてあり、ナン
トゲートＧ２からの時間差信号ｔｅとナントゲ−１・Ｇ
３からの時間差信号ｔｓとを入力して第２図Ｇに示ず如
く再生ディジタル信号の各エツジで得られた時間差信号
を一連の時間差信号Ｕとして結合する。G3 is a Nandt gate, which receives the Q output from the FFI and the reproduced digital signal D'T, and outputs a signal ts representing the phase difference between the rising edge of the reproduced digital signal DT and the rising edge of the reference clock φ. (Fig. 2 f). G5 has a Nant gate, and the time difference signal te from the Nant gate G2 and the Nant gate 1・G
3, and the time difference signals obtained at each edge of the reproduced digital signal are combined as a series of time difference signals U as shown in FIG. 2G.
次にこの時間差信号゛より再生ディジタル信号と基準ク
ロックとの位相差を表わす信号を得るための手段につい
て説明する。Next, a means for obtaining a signal representing the phase difference between the reproduced digital signal and the reference clock from this time difference signal will be explained.
すなわち、得られた時間差信号はラッチポイント付近の
基準クロックの周期に対応して得られたものであるから
ラッチポイント付近の基準クロック周期を基準にして、
得られた時間差がどの程度の位相差に相当するかを電気
的に換算する必要がある。本発明ではラッチポイント付
近の基準クロック半波長すなわち１パルスと上記時間差
信号とを比較する。第１図において、Ａは時間差信号を
位相差信号に換算するための換算信号抽出回路を示し、
ＦＦ３はＤフリップフロップで入力端子りはアースされ
、クロック入力端子ＣＫにはＦ Ｆ２のＱ出力ずなゎち
基準クロックφが人力される。ＳはＦＦ３のセット入力
端子（実施例では負論理）でありアントゲートＧ４を介
してナントゲートＧ２の出力（第２図ｅ）とナントゲー
トＧ３の出力（第２図ｆ）のアンド出力（第２図ｈ）が
供給される。ＦＦ３の９出力（第２図１）はアントゲ−
１・Ｇ６の一方の人力に加えられる。又アンドゲートＧ
６の他方の入力にはアントゲ−）Ｇ４からの出力が加え
られる。したがって６６の出力には第２図Ｊに示す如く
再生ディジタル信号のラッチポイント（基準クロックφ
の立ち下だりエツジ部φ１）から立ち上がりエツジ部φ
２間をパルス幅とする基準クロックの半波長分のパルス
Ｖｌ。That is, since the obtained time difference signal is obtained corresponding to the period of the reference clock near the latch point, it is calculated based on the period of the reference clock near the latch point.
It is necessary to electrically convert how much phase difference the obtained time difference corresponds to. In the present invention, the reference clock half wavelength, ie, one pulse, near the latch point is compared with the above-mentioned time difference signal. In FIG. 1, A indicates a converted signal extraction circuit for converting a time difference signal into a phase difference signal,
FF3 is a D flip-flop whose input terminal is grounded, and the reference clock φ, which is the Q output of FF2, is input to the clock input terminal CK. S is the set input terminal of FF3 (negative logic in the embodiment), and the AND output (the Figure 2 h) is supplied. The 9 outputs of FF3 (Fig. 2 1) are
It is added to the manpower of one side of 1/G6. Mata and gate G
The output from the anime game) G4 is added to the other input of the 6. Therefore, the output of 66 has the latch point (reference clock φ
The rising edge part φ from the falling edge part φ1)
A pulse Vl of half the wavelength of the reference clock with a pulse width of 2.
Ｆ２を含む換算信号■を得ることができる。A converted signal ■ containing F2 can be obtained.
こうして得られた時間差信号Ｕおよび換算信号Ｖをそれ
ぞれ引き算器ＳＡの非反転入力端子、反転入力端子に加
え、第２図１（に示す複合信号Ｗを形成し、これをＬＰ
Ｆ２に供給する。複合信号ＷはＬＰＦ２て平滑されて時
間差信号パルスＵ１、Ｕ２と換算信号パルスＶ１、Ｆ２
とのパルス幅の差に応した直流レヘルと極性を有する位
相差信号を得ることができる。The time difference signal U and conversion signal V thus obtained are added to the non-inverting input terminal and the inverting input terminal of the subtracter SA, respectively, to form a composite signal W shown in FIG.
Supply to F2. The composite signal W is smoothed by the LPF 2 and becomes time difference signal pulses U1, U2 and converted signal pulses V1, F2.
It is possible to obtain a phase difference signal having a DC level and polarity corresponding to the difference in pulse width.
得られた位相差信号はＶＣＯに供給されてＶＣＯ４の発
振周波数を補正する。The obtained phase difference signal is supplied to the VCO to correct the oscillation frequency of the VCO 4.
ＶＣＯ４の発振周波数補正に応じてＴフリップフロップ
ＦＦ２のＱ出力すなわち基準クロックφの位相および周
波数もビット同期クロックと一致するように補正される
。In accordance with the oscillation frequency correction of the VCO 4, the Q output of the T flip-flop FF2, that is, the phase and frequency of the reference clock φ are also corrected to match the bit synchronization clock.
点線で囲まれたＢはＮＲＺＩ＋ＮＲ，Ｚ変換回路であり
、ＤフリップフラップＦＦ４とアントゲ−）Ｇ６の出力
を極性反転させてＦＦ４のセット人力Ｓに供給するため
のインバータＧ７とで構成され、ＦＦ４のＱ出力より再
生ディジタル信号（ＮＲＺＩ変調信号）をＮＲＺ変調の
再生ディジタル信号に変換する。B surrounded by a dotted line is an NRZI+NR,Z conversion circuit, which is composed of a D flip flap FF4 and an inverter G7 for inverting the polarity of the output of the anti-gear G6 and supplying it to the set manual S of FF4. A reproduced digital signal (NRZI modulated signal) is converted into an NRZ modulated reproduced digital signal from the Q output.
なお、ＤフリップフロップＦＦＩのＱ出力より得られる
ディジタル信号ＲＣ’、（第２図ｄ）は再生ディジタル
信号ＤＴを位相整形したものに相当し、午れを再生ディ
ジタル信号としてディジタルデータ読み出し回路に供給
ずれはより正確なデータ読み出しが可能となり、誤読補
正の余裕度のアップにつながる。すなわち本来再生ディ
ジタル信号ＤＴは第２図Ｃに示すような波形でなく、ジ
ッダを含んでおり、各パルスエツジは時間変動を、受け
ている。したがってデータ読み出し回路ではこれを補正
して正しいデータを読み出す能力が必要となる。そこて
あらかしめジッタを除去しておけばデータ読み出し回路
への負担が軽減されかつ補正余裕度のアップにつながる
。Note that the digital signal RC' (Fig. 2 d) obtained from the Q output of the D flip-flop FFI corresponds to the phase-shaped reproduced digital signal DT, and is supplied to the digital data readout circuit as the reproduced digital signal. The deviation allows more accurate data reading, leading to an increased margin for correcting misreading. That is, the reproduced digital signal DT originally does not have a waveform as shown in FIG. 2C, but includes jitter, and each pulse edge is subject to time fluctuations. Therefore, the data reading circuit needs to have the ability to correct this and read correct data. If the jitter is removed in advance, the load on the data readout circuit will be reduced and the correction margin will be increased.
又本実施例ではＬＰＦ２を位相差信号Ｗの平滑手段とし
て用いたが、別に専用の積分器を設けてもよい。Further, in this embodiment, the LPF 2 is used as a smoothing means for the phase difference signal W, but a dedicated integrator may be provided separately.
次に第３図の波形図に基づいてその動作を説明する。Next, the operation will be explained based on the waveform diagram in FIG.
位相比較器１の入力ＩＮＩには第３図Ｃに示す再生ディ
ジタル信号ＤＴが、ＩＮ２には第３図すに示す基準クロ
ックφがそれぞれ人力されており、時刻ｔ１において再
生ディジタル信号ＤＴが高レベルに反転するが、この時
点でＤフリップフロップＦＦＩのＣＫ端子は低レベルに
あるためＦＦＩは反転動作せずＱ出力は低レベル（Ｏレ
ベル）を保持し、Ｑ出力は高レベル（ルベル）を保持す
るため、ナントゲートＧ３の人力にはＱ出力の１と再生
ディジタル信号の高レベル（ルベル）がそれぞれ加えら
れて、その出力は０に変化する（第２図ｆ）。A reproduced digital signal DT shown in FIG. 3C is input to the input INI of the phase comparator 1, and a reference clock φ shown in FIG. However, at this point, the CK terminal of the D flip-flop FFI is at a low level, so the FFI does not perform the inversion operation and the Q output maintains a low level (O level), and the Q output maintains a high level (Level). Therefore, the Q output of 1 and the high level (Level) of the reproduced digital signal are added to the human power of the Nant gate G3, and the output changes to 0 (FIG. 2f).
一方ナントゲートＧ２の入力にはインバータＧ１からの
０およびＦＦＩのＱ出力からの１が加わっており、その
出力は１を維持する。On the other hand, 0 from the inverter G1 and 1 from the Q output of the FFI are added to the input of the Nant gate G2, and its output maintains 1.
さらにナントゲートＧ５はナントゲートＧ３の出力Ｏお
よびンドゲー）Ｇ２の出力１を入力してその出力は１に
変化する（第２図Ｇ）。Furthermore, the Nant gate G5 inputs the output O of the Nant gate G3 and the output 1 of the Nand gate G2, and its output changes to 1 (FIG. 2G).
次に時刻ｔ２にて基準クロックφの正パルスが到来する
と、ＤフリップフロップＦＦＩが反転動作してＱ出力Ｒ
ＣはＯ→１（第２図ｄ）へ、Ｑ出力は１→０へそれぞれ
変化するため、ナントゲートＧ２の出力は１のままであ
るが、ナントゲートＧ３の出力はＯ→１に変化する（第
２図ｆ）。したがってナントゲートＧ５の出力も１→０
に変化するすなわち時刻ｔ１から時刻Ｌ２の間で第２図
Ｇに示す如く再生ディジタル信号の立ぢ上がりエツジと
基準クロックφの立ち上がりエツジとの時間差ｔ２−ｔ
ｌを表わす時間差信号ＵのパルスＵ１が得られ、引き算
器ＳＡの非反転入力端子り＋）に供給される。Next, when a positive pulse of the reference clock φ arrives at time t2, the D flip-flop FFI performs an inverting operation and the Q output R
Since C changes from O to 1 (Fig. 2 d) and Q output changes from 1 to 0, the output of Nant gate G2 remains 1, but the output of Nant gate G3 changes from O to 1. (Fig. 2 f). Therefore, the output of Nant gate G5 is also 1→0
That is, between time t1 and time L2, the time difference t2-t between the rising edge of the reproduced digital signal and the rising edge of the reference clock φ changes as shown in FIG. 2G.
A pulse U1 of the time difference signal U representing 1 is obtained and is applied to the non-inverting input terminal 1+) of the subtracter SA.
一方換算信号抽出回路Ａでは、アンドゲートＧ４がナン
トゲートＧ２、Ｇ３の出力を受けて第２図りに示すよう
にナントゲートＧ５の出力と逆相のパルスを発生し、ア
ントゲートＧ６の一方の入力に供給する。又Ｄフリップ
フロップＦＦ３はアンドゲートＧ４の出力がセット端子
Ｓに供給され、アンドケー）Ｇ４の出力が０に変化した
時、セット状態となり、セット端子Ｓにセット入力が供
給されてなくかつＣＫ端子に正パルスが人力された時に
反転してリセット（Ｑ出力が１→０に変化する）される
ため、第２図ｉに示す如くアントゲ−）Ｇ４の出力が１
→０に変化したことを受けてＱ出力は１に変化し、時刻
Ｌ３（＞ｔ２）において基準クロックφの立ち上がりエ
ツジφ２を受けてＱ出力は１→０に変化する。このＱ出
力変化もアントゲートＧ６の他方の入力に供給されるか
ら、アンドゲートＧ６の出力はＦＦ３のＱ出力中の正パ
ルスからアンドケートＧ４の出力中の負パルスをさし引
いたパルス幅を有する信号となり、ラッチポイントφ１
における基準クロックの半波長をパルス幅とする換算信
号Ｖｌ（第２図Ｊ）を得ることができ、引き算器ＳＡの
反転入力端子（−）に供給される。On the other hand, in the converted signal extraction circuit A, the AND gate G4 receives the outputs of the Nandt gates G2 and G3, and generates a pulse having the opposite phase to the output of the Nandt gate G5, as shown in the second diagram. supply to. Furthermore, when the output of the AND gate G4 is supplied to the set terminal S and the output of the AND gate G4 changes to 0, the D flip-flop FF3 enters the set state, and when the set input is not supplied to the set terminal S and the CK terminal is When the positive pulse is manually applied, it is reversed and reset (the Q output changes from 1 to 0), so the output of the controller G4 becomes 1 as shown in Figure 2i.
In response to the change from →0, the Q output changes to 1, and at time L3 (>t2), in response to the rising edge φ2 of the reference clock φ, the Q output changes from 1 to 0. Since this Q output change is also supplied to the other input of the ant gate G6, the output of the AND gate G6 has a pulse width equal to the positive pulse in the Q output of FF3 minus the negative pulse in the output of the AND gate G4. and the latch point φ1
A converted signal Vl (J in FIG. 2) having a pulse width equal to a half wavelength of the reference clock at is obtained, and is supplied to the inverting input terminal (-) of the subtracter SA.
引き算器ＳＡに入力された時間差信号Ｕ１と換算信号Ｖ
１は第２図ｋに示すような複合信号Ｗ１となり、ＬＰＦ
２に供給され、時間差信号Ｕ１と換算信号ｖ１とのパル
ス幅の差に相当する直流レベルと極性を有する位相差信
号を得ることができる。複合信号Ｗ１の場合、負の位相
差信号が出力されるから、これをＤＣアンプ３を介して
ｖＣＯ４に加えられ、ｖＣＯの出力信号の位相を遅れさ
せるようにし、かつパルス幅を縮小させる。 ゛
上述の如く基準クロックを位相補正した後、時刻ｔ４に
おいて再生ディジタル信号ＤＴの立ち下だりエツジ部が
到来するとＦＦＩは時刻ｔ２で反転した状態をそのまま
維持し、ナンドゲ−）Ｇ３の出力も変化しないが、ナン
ドケートＧ２ではインバータＧ１からの出力が０→１に
変化するため第２図ｅに示す如くナントゲートＧ２の出
力が１→０に変化する。ナントゲートＧ２の出力変化を
受けてナンドケートＧ５も第２図Ｇに示す如くその出力
がＯ→１に変化する。Time difference signal U1 input to subtracter SA and conversion signal V
1 becomes a composite signal W1 as shown in Fig. 2k, and the LPF
2, it is possible to obtain a phase difference signal having a DC level and polarity corresponding to the difference in pulse width between the time difference signal U1 and the converted signal v1. In the case of composite signal W1, a negative phase difference signal is output, so this is added to vCO4 via DC amplifier 3 to delay the phase of the output signal of vCO and reduce the pulse width.゛After the phase of the reference clock is corrected as described above, when a falling edge or an edge portion of the reproduced digital signal DT arrives at time t4, the FFI maintains the inverted state at time t2, and the output of NAND game) G3 does not change. However, in the NAND gate G2, since the output from the inverter G1 changes from 0 to 1, the output of the NAND gate G2 changes from 1 to 0 as shown in FIG. 2e. In response to the change in the output of the Nand gate G2, the output of the Nand gate G5 also changes from O to 1 as shown in FIG. 2G.
その後、時刻ｔ５において基準クロックφの正パルス到
来によりＦＦＩが反転してＱ出力は１→０、Ｑ出力はＯ
→１に変化する。これによリナントゲー）Ｇ３の出力は
変化せず１を保持し、一方ナンドゲートＧ２の出力はＯ
→１に変化する。ずなわち、時刻ｔ４からｔ５の間でナ
ントゲートＧ２の出力はＯレベルとなり、再生ディジタ
ル信号の立ち下だりエツジ部と基準クロックφのラッチ
ポイントとの時間差を表わす負のパルスｔｅが得られる
。このパルスｔｅをナントゲートＧ５に加えて第２図Ｇ
に示す如く時間差信号Ｕ２を得、これを引き算器ＳＡの
非反転入力端子（＋）に供給する。一方換算信号抽出回
路からは基準クロックの半波長分ｖ２（第２図Ｊ）が抽
出されて引き算器ＳＡの反転入力端子（−）に加えられ
、第２図ｋに示す如く複合信号Ｗ２を出力する。ここで
時刻ｔ４において基準クロックφは立ち下だりエツジが
到来しており、時刻ｔ４と時刻ｔ５の時間差は基準クロ
ックの半波長分に相当する。After that, at time t5, the FFI is inverted due to the arrival of a positive pulse of the reference clock φ, and the Q output changes from 1 to 0, and the Q output changes to 0.
→Changes to 1. As a result, the output of the NAND gate G3 remains unchanged and remains 1, while the output of the NAND gate G2 remains O.
→Changes to 1. That is, between times t4 and t5, the output of the Nant gate G2 becomes O level, and a negative pulse te representing the time difference between the falling edge of the reproduced digital signal and the latch point of the reference clock φ is obtained. By adding this pulse te to the Nandt gate G5,
A time difference signal U2 is obtained as shown in FIG. 2, and is supplied to the non-inverting input terminal (+) of the subtracter SA. On the other hand, the half wavelength of the reference clock v2 (J in Figure 2) is extracted from the converted signal extraction circuit and applied to the inverting input terminal (-) of the subtracter SA, outputting a composite signal W2 as shown in K in Figure 2. do. Here, at time t4, the reference clock φ has fallen or has reached an edge, and the time difference between time t4 and time t5 corresponds to a half wavelength of the reference clock.
したがって複合信号Ｗ２による位相差信号は０となり、
基準クロックと再生ディジタル信号の位相が一致したこ
とを示す。こうして得られた基準クロックはビット同期
クロックとしてＦＦ２のＱ出力より出力される。Therefore, the phase difference signal due to the composite signal W2 becomes 0,
Indicates that the phases of the reference clock and reproduced digital signal match. The reference clock thus obtained is outputted from the Q output of FF2 as a bit synchronized clock.
上述の動作説明から明らかな如く、本発明では再生ディ
ジタル信号のレベル変化点すなわちパルスエツジ部と基
準クロックの一方のエツジ部との位相差を検出して即座
に位相補正を行なうから再生ディジタル信号のようにデ
ユーティ比の不定なパルス信号であっても位相を一致さ
せることができ、ビット周期クロックを抽出することが
できる。As is clear from the above explanation of the operation, the present invention detects the phase difference between the level change point of the reproduced digital signal, that is, the pulse edge part and one edge part of the reference clock, and immediately performs phase correction. Even if a pulse signal has an indefinite duty ratio, the phases can be made to match, and a bit period clock can be extracted.
以上述べたように本発明は、再生ディジタル信号のレベ
ル変化点すなわちパルスエツジ部と基準クロックの一方
のエツジ部との時間差を検出し、得られた時間差から再
生ディジタル信号と基準クロックとの位相差を得、この
位相差をなくすべく基準クロックの位相および周波数を
補正し、補正された基準クロックをビット同期クロック
として出力するようにしたので、ディジタルオーディオ
信号のようにディーティー比の不定なディジタル信号か
らも容易に同期クロックを抽出することができ、かつア
ナログ回路を必要としないので構成が簡単となり、めん
どうな調整も必要がないという優れた効果を有する。As described above, the present invention detects the time difference between the level change point of the reproduced digital signal, that is, the pulse edge part, and one edge part of the reference clock, and calculates the phase difference between the reproduced digital signal and the reference clock from the obtained time difference. In order to eliminate this phase difference, the phase and frequency of the reference clock are corrected, and the corrected reference clock is output as a bit synchronized clock. The synchronization clock can be easily extracted, and since analog circuits are not required, the configuration is simple, and there is no need for troublesome adjustments.
第１図は本発明の一実施例を示すブロック図第２図は第
１図に示す回路の動作説明に供する波形図である。
符 号 の 説 明
１・・・位相比較器、２・・・ＬＰＦｌ、３・・・ＤＣ
アンプ４・・・ＶＣＯ，Ｇｌ、Ｇ７・・・インバータＧ
２．Ｇ３．Ｇ５・・・ナンドケート
Ｇ４．Ｇ６・・・アントゲート、ＳＡ・・・引き算器Ｆ
Ｆ１．ＦＦ３．ＦＦ４．・・・ＤフリップフロップＦＦ
２・・・Ｔフリップフロップ
特許出願人の名称 アイワ株式会社
第１図FIG. 1 is a block diagram showing one embodiment of the present invention. FIG. 2 is a waveform diagram for explaining the operation of the circuit shown in FIG. Explanation of symbols 1...Phase comparator, 2...LPFl, 3...DC
Amplifier 4...VCO, Gl, G7...Inverter G
2. G3. G5...Nandoke G4. G6... Ant gate, SA... Subtractor F
F1. FF3. FF4. ...D flip-flop FF
2... Name of T flip-flop patent applicant Aiwa Co., Ltd. Figure 1
Claims (1)
クロックを抽出する装置であって、基準クロックを出力
する電圧制御発振手段と、前記基準クロックの立ち上が
りもしくは立ち下りエツジてディジタル信号をラッチす
ることによりディジタル信号のパルスエツジとこのパル
スエツジの後に到来する基準クロックのラッチポイント
との時間差を検出する時間差検出手段と、ラッチポイン
トにおける基準クロックの半波長をパルス幅とする換算
信号を出力する換算信号発生手段と、前記換算信号に基
づいて前記時間差検出手段からの時間差信号をディジタ
ル信号と基準クロックとの位相差を表わす位相差信号に
変換しかつ位相差信号を前記電圧制御発振手段に供給す
る位相差信号発生手段とを具備し、前記基準クロックの
位相および周波数を補正して前記位相差を一定にすると
ともに基準クロックをビット同期クロックとして用いる
ことを特徴とする同期クロック抽出装置。A device for extracting a bit synchronous clock from a digital signal with an undefined duty ratio, which includes a voltage controlled oscillation means for outputting a reference clock, and a digital signal by latching the digital signal at the rising or falling edge of the reference clock. time difference detection means for detecting the time difference between the pulse edge of the reference clock and the latch point of the reference clock that arrives after the pulse edge; and conversion signal generation means for outputting a conversion signal having a pulse width equal to a half wavelength of the reference clock at the latch point; Phase difference signal generation means for converting the time difference signal from the time difference detection means into a phase difference signal representing the phase difference between the digital signal and the reference clock based on the conversion signal, and supplying the phase difference signal to the voltage controlled oscillation means; A synchronous clock extraction device, comprising: correcting the phase and frequency of the reference clock to make the phase difference constant, and using the reference clock as a bit synchronization clock.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59034295A JPS60180239A (en) | 1984-02-27 | 1984-02-27 | Synchronizing clock extracting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59034295A JPS60180239A (en) | 1984-02-27 | 1984-02-27 | Synchronizing clock extracting device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60180239A true JPS60180239A (en) | 1985-09-14 |
Family
ID=12410163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59034295A Pending JPS60180239A (en) | 1984-02-27 | 1984-02-27 | Synchronizing clock extracting device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60180239A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS631127A (en) * | 1986-06-20 | 1988-01-06 | Fujitsu Ltd | System for extracting clock from reception data |
| JPH01256240A (en) * | 1988-04-06 | 1989-10-12 | Nec Corp | Digital phase error detection circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57131143A (en) * | 1981-02-06 | 1982-08-13 | Nec Corp | Timing extracting circuit |
| JPS5895448A (en) * | 1981-12-02 | 1983-06-07 | Matsushita Electric Ind Co Ltd | Phase locked loop circuit |
-
1984
- 1984-02-27 JP JP59034295A patent/JPS60180239A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57131143A (en) * | 1981-02-06 | 1982-08-13 | Nec Corp | Timing extracting circuit |
| JPS5895448A (en) * | 1981-12-02 | 1983-06-07 | Matsushita Electric Ind Co Ltd | Phase locked loop circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS631127A (en) * | 1986-06-20 | 1988-01-06 | Fujitsu Ltd | System for extracting clock from reception data |
| JPH01256240A (en) * | 1988-04-06 | 1989-10-12 | Nec Corp | Digital phase error detection circuit |
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