JPS58195924A - 情報信号処理装置 - Google Patents
情報信号処理装置Info
- Publication number
- JPS58195924A JPS58195924A JP7748782A JP7748782A JPS58195924A JP S58195924 A JPS58195924 A JP S58195924A JP 7748782 A JP7748782 A JP 7748782A JP 7748782 A JP7748782 A JP 7748782A JP S58195924 A JPS58195924 A JP S58195924A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- bus
- microprocessor
- dma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は情報信号処理装置に係り、特にマイクロプロセ
ッサ回路とダイレクトメモリアクセス回路を利用した情
報信号処理装置におけるマイクロプロセッサ（ロ）路バ
スとダイレクトメモリアクセス回路バス相互間のパス結
合回路の改良に関する。
ッサ回路とダイレクトメモリアクセス回路を利用した情
報信号処理装置におけるマイクロプロセッサ（ロ）路バ
スとダイレクトメモリアクセス回路バス相互間のパス結
合回路の改良に関する。
ファクシミリのような画像情報信号処理装置では、標準
機であってもｌ負の画像で２メガビツトもの情報信号量
を高速で処理しなけれはならない。
機であってもｌ負の画像で２メガビツトもの情報信号量
を高速で処理しなけれはならない。
情報信号の処理には、処理の多様性及び高速性の観点か
らマイクロプロセッサ（以下ＭＰＵという）回路とダイ
レクトメモリアクセス（以下ＤＭＡという）回路を組み
合せた回路装置が用いられる。
らマイクロプロセッサ（以下ＭＰＵという）回路とダイ
レクトメモリアクセス（以下ＤＭＡという）回路を組み
合せた回路装置が用いられる。
ＤＭＡ回路は、バスに接続された入出力機器とメモリの
間あるいはメモリとメモリの間の情報信号の転送処理を
ＭＰＵ回路に代って専門に実行する回路であり、ＭＰＵ
回路のプログラム処理による情報信号転送に較べて５〜
ｌＯ倍の高速転送を実機できる。しかしＤＭＡ回路によ
る情報信号の転送はＭＰＵの回路との共通バスを使用す
るので、この転送期間中はＭＰＵ回路の動作は待機させ
られる、。
間あるいはメモリとメモリの間の情報信号の転送処理を
ＭＰＵ回路に代って専門に実行する回路であり、ＭＰＵ
回路のプログラム処理による情報信号転送に較べて５〜
ｌＯ倍の高速転送を実機できる。しかしＤＭＡ回路によ
る情報信号の転送はＭＰＵの回路との共通バスを使用す
るので、この転送期間中はＭＰＵ回路の動作は待機させ
られる、。
このようにＭＰＵ回路とＤＭＡ回路が共通のノ（スを使
用して情報信号処理を実行する従来の情報色号処理装置
會ｗ４１図のブロック図、＃！２図のタイきングチャー
トを参照して具体的に説明する。
用して情報信号処理を実行する従来の情報色号処理装置
會ｗ４１図のブロック図、＃！２図のタイきングチャー
トを参照して具体的に説明する。
ＭＰＵ回ｗ１１とＤＭＡ−路２には共通の）（ス３が接
続すれ、このバス３にＭＰＵのプログラム動作用メモリ
４とＭＰＵ用入出力回路５とＤＭＡ用入出力回路６と転
送情報信号用メモリ７が後続される。信号ＤＲＱはＤＭ
ＡＫよる情報信号転送の丸めにＤＭＡ用入出力回路６か
らＤＭＡ回路２に出力されるＤＭＡ１！求信号で、ＤＭ
Ａ囲路２蝶ＤＭ入費求信号ＤＲＱを入力すると）（ス３
の使用権を要求するホールド要求信号ＨＲＱを出力する
。ＭＰＵ回路回路水−ルド要求信号ＨＲＱを入力すると
１区切のプログラム動作終了と一期してホールド許可信
号ＨＬＤＡを出力する。ＤＭＡ回路２はこのホールド許
可信号ＨＬＤＡを検出するとＤＭＡ応答信号ＤＡｅＫを
出力して入出力回路６に通知すると同時に、バス３に読
み取りタイミング信号に１または書き込みタイミング信
号″Ｗｋ及び転送アドレス信号を出力して入出力回路６
とメモリ７の間ま友はメモリエリア間のＤＭＡによる情
報信号転送処理を実行する。ＤＭＡ１ｌ求個号Ｄ）ｔＱ
が継続して発生しているときは複数のタイミング信号Ｒ
Ｄ／〜’ＶＲ（Ｉ−発生して情報信号転送を繰り返す。
続すれ、このバス３にＭＰＵのプログラム動作用メモリ
４とＭＰＵ用入出力回路５とＤＭＡ用入出力回路６と転
送情報信号用メモリ７が後続される。信号ＤＲＱはＤＭ
ＡＫよる情報信号転送の丸めにＤＭＡ用入出力回路６か
らＤＭＡ回路２に出力されるＤＭＡ１！求信号で、ＤＭ
Ａ囲路２蝶ＤＭ入費求信号ＤＲＱを入力すると）（ス３
の使用権を要求するホールド要求信号ＨＲＱを出力する
。ＭＰＵ回路回路水−ルド要求信号ＨＲＱを入力すると
１区切のプログラム動作終了と一期してホールド許可信
号ＨＬＤＡを出力する。ＤＭＡ回路２はこのホールド許
可信号ＨＬＤＡを検出するとＤＭＡ応答信号ＤＡｅＫを
出力して入出力回路６に通知すると同時に、バス３に読
み取りタイミング信号に１または書き込みタイミング信
号″Ｗｋ及び転送アドレス信号を出力して入出力回路６
とメモリ７の間ま友はメモリエリア間のＤＭＡによる情
報信号転送処理を実行する。ＤＭＡ１ｌ求個号Ｄ）ｔＱ
が継続して発生しているときは複数のタイミング信号Ｒ
Ｄ／〜’ＶＲ（Ｉ−発生して情報信号転送を繰り返す。
そしてＤＭＡｆｉ求信号ＤＲＱが消失し、ＤＭＡによる
情報信号転送処理が終了するとバス３ｔｉ再びＭ Ｐ
Ｕ ＩＩｌ！Ｉｍ ｌに使用権が戻される。従って、Ｍ
ＰＵ回路回路水ＭＡ回路２は共通のバス３を時分割で使
用することになシ、情報信号量が多（１）ＭＡによる情
報信号転送処理回数が多くなるとＭＰ Ｕ回路ｌのプロ
グラム動作時間が不足してしまう。
情報信号転送処理が終了するとバス３ｔｉ再びＭ Ｐ
Ｕ ＩＩｌ！Ｉｍ ｌに使用権が戻される。従って、Ｍ
ＰＵ回路回路水ＭＡ回路２は共通のバス３を時分割で使
用することになシ、情報信号量が多（１）ＭＡによる情
報信号転送処理回数が多くなるとＭＰ Ｕ回路ｌのプロ
グラム動作時間が不足してしまう。
ファクシミリの場合、前述のように２メガビツトの情＠
１６号を約２０秒で電送するが、高速ファクシミリの場
合はこの間で３（ロ）ＯＤＭＡ転送動作が必要である。
１６号を約２０秒で電送するが、高速ファクシミリの場
合はこの間で３（ロ）ＯＤＭＡ転送動作が必要である。
このＤＭＡ転送動作時間は全電送時間の約３０％を占め
、従ってその分ＭＰＵ回路ｌのプログラム動作時間が減
少することになる。
、従ってその分ＭＰＵ回路ｌのプログラム動作時間が減
少することになる。
このようにＤＭＡ転送動作によってＭＰＵＩｇＪ路のプ
ログラム動作時間が減少するのを軽減する丸めに、Ｍ
Ｐ １回路とＤＭＡ回路にそれぞれ独立したバスを接続
し、ＤＭＡ回路とＭＰＵ（ロ）路が同時に情報信号処理
を実行できるようにした情報１１Ｎ号処理装駿が提案さ
れている。＠３図はこの改良された情報信号処理装置の
ブロック図で、ＭＰＵ（ロ）路ｌにはＭＰＬ１回路パス
８を介してＭＰＵプログラム動作用メモリ４とＭＰＵ用
入出力回路５が接続される。ＤＭＡ回路２にはＤＭＡ回
路バス９を介してｌ）ＭＡ用大入出力回路６転送情報信
号用メモリ７が接続される。ＭＰＵ回路バス８とＤＭＡ
回路バス９相互間はバス結合回路１０によって接続し、
ＭＰＵ回路１ｔｉ入出力回路１１を介してＤＭＡ−路２
を制御するよう接続される。
ログラム動作時間が減少するのを軽減する丸めに、Ｍ
Ｐ １回路とＤＭＡ回路にそれぞれ独立したバスを接続
し、ＤＭＡ回路とＭＰＵ（ロ）路が同時に情報信号処理
を実行できるようにした情報１１Ｎ号処理装駿が提案さ
れている。＠３図はこの改良された情報信号処理装置の
ブロック図で、ＭＰＵ（ロ）路ｌにはＭＰＬ１回路パス
８を介してＭＰＵプログラム動作用メモリ４とＭＰＵ用
入出力回路５が接続される。ＤＭＡ回路２にはＤＭＡ回
路バス９を介してｌ）ＭＡ用大入出力回路６転送情報信
号用メモリ７が接続される。ＭＰＵ回路バス８とＤＭＡ
回路バス９相互間はバス結合回路１０によって接続し、
ＭＰＵ回路１ｔｉ入出力回路１１を介してＤＭＡ−路２
を制御するよう接続される。
この改良されえ情報信号処理装置では、パス結合回路ｌ
Ｏを電気的Ｋｌｌ断じておくことにより、ＭＰＬＪ園路
ｌとＬ）ＭＡ園絡路２それぞれのバス８．９を使用して
同時ｔｉｃそれぞれの情報信号処理を実行できる。ＭＰ
Ｕ回路１はＤＭＡ（ロ）路２の動作状原信号を入出力回
路１１を介して入力し、ｈｚｐｕ回ＭＩ（Ｄ７ｃＪグラ
ム処理（ソフトウェア）ＶＣよって判断してからＤＭＡ
Ｉ回路２を制御する。そ［７てＭＰＵｌ０回路１がＤＭ
Ａ紬路２にプログラムに促って命令を与えるときは人出
カー路１１を介して与え、またＭＰＵ回路１がＤＭＡ（
ロ）路バス９を使用して情報イぽ号を処理するときはＩ
ＪＭＡ回路２に−ｍ停止６ｈ令を与え、ＤＭＡ回路回路
２正テータス（切シ俟え）信号ＡＥＮ （＠２図参Ｎ）
で＃Ｍ醪した依に実行するようにしている。
Ｏを電気的Ｋｌｌ断じておくことにより、ＭＰＬＪ園路
ｌとＬ）ＭＡ園絡路２それぞれのバス８．９を使用して
同時ｔｉｃそれぞれの情報信号処理を実行できる。ＭＰ
Ｕ回路１はＤＭＡ（ロ）路２の動作状原信号を入出力回
路１１を介して入力し、ｈｚｐｕ回ＭＩ（Ｄ７ｃＪグラ
ム処理（ソフトウェア）ＶＣよって判断してからＤＭＡ
Ｉ回路２を制御する。そ［７てＭＰＵｌ０回路１がＤＭ
Ａ紬路２にプログラムに促って命令を与えるときは人出
カー路１１を介して与え、またＭＰＵ回路１がＤＭＡ（
ロ）路バス９を使用して情報イぽ号を処理するときはＩ
ＪＭＡ回路２に−ｍ停止６ｈ令を与え、ＤＭＡ回路回路
２正テータス（切シ俟え）信号ＡＥＮ （＠２図参Ｎ）
で＃Ｍ醪した依に実行するようにしている。
従ってこの改良された情報信号処ｆ！！／Ａ装置はＭＰ
ＵＩＬ！Ｊ路ｌとＬ）ＭＡ［！！ｌ絡２が同時にそれぞ
れの情報イ８号処理を実行できるので、情報信号処理能
力が向上する。しかしながらファクシミリのようにＤＭ
Ａ＠作が間欠的で、しかもＭＰＵ（口）路ｌがＤＭＡ１
１路ハス９を使用しての情報信号処理を頻繁に実行する
場合には、ＭＰｔＪ回路１からＤＭＡ−路２への命令お
よび確認、プログラム実行回数が多くなり、ＭＰＵ回路
ｌが本来のプログラム処理を実行する動作時間の減少を
防止する効来が少ない。
ＵＩＬ！Ｊ路ｌとＬ）ＭＡ［！！ｌ絡２が同時にそれぞ
れの情報イ８号処理を実行できるので、情報信号処理能
力が向上する。しかしながらファクシミリのようにＤＭ
Ａ＠作が間欠的で、しかもＭＰＵ（口）路ｌがＤＭＡ１
１路ハス９を使用しての情報信号処理を頻繁に実行する
場合には、ＭＰｔＪ回路１からＤＭＡ−路２への命令お
よび確認、プログラム実行回数が多くなり、ＭＰＵ回路
ｌが本来のプログラム処理を実行する動作時間の減少を
防止する効来が少ない。
促って本発明の目的は、ＭＰＵ回路またはｌ）ＭＡ回路
が効率的に情報信号処理を実行する仁とができる情報１
６号処理能力の優れた情報信号処理装置を侠供すること
にある。
が効率的に情報信号処理を実行する仁とができる情報１
６号処理能力の優れた情報信号処理装置を侠供すること
にある。
このｈ的を４戚する丸め、本発明は、ＭＰＵ回路バスと
ＭＬ）Ａ回路バスを接続するバス結合回路に、Ｌ）ＭＡ
回路からホールド簀求信号を入力したときにＮＩ Ｐ
Ｕ回路の状態信号を入力して前記ＤＭＡ［ｒ′Ｉ回路に
ホールド信号を出力するＭｌの論理回路と、＠ｉ＋ＥＤ
Ｍ Ａ回路から入力される切り換え信号とＭＰＵ回路
バスに接続されたアドレスデコーダの出力信号を＆埋判
断して前記ＭＰＵ回路バスとＤＭＡ回路バス間の接続手
段を電気的に遮断する第２の論理回路と、前記切夛換え
信号と前記アドレスデコーダの出力信号を論理判断して
前記ＭＰＵ（口）路にレディ信号を出力する第３の論理
回路とを設けることにより、両バス間の使用権の制御を
前記バス結合回路で処理することによって、ＭＰＵ回路
とＤＭＡ回路を効率的に動作させて情報信号処理能力を
向上させ九ことを特徴とする以下、本発明を図示の寮施
例に基づいて詳細に説明する。
ＭＬ）Ａ回路バスを接続するバス結合回路に、Ｌ）ＭＡ
回路からホールド簀求信号を入力したときにＮＩ Ｐ
Ｕ回路の状態信号を入力して前記ＤＭＡ［ｒ′Ｉ回路に
ホールド信号を出力するＭｌの論理回路と、＠ｉ＋ＥＤ
Ｍ Ａ回路から入力される切り換え信号とＭＰＵ回路
バスに接続されたアドレスデコーダの出力信号を＆埋判
断して前記ＭＰＵ回路バスとＤＭＡ回路バス間の接続手
段を電気的に遮断する第２の論理回路と、前記切夛換え
信号と前記アドレスデコーダの出力信号を論理判断して
前記ＭＰＵ（口）路にレディ信号を出力する第３の論理
回路とを設けることにより、両バス間の使用権の制御を
前記バス結合回路で処理することによって、ＭＰＵ回路
とＤＭＡ回路を効率的に動作させて情報信号処理能力を
向上させ九ことを特徴とする以下、本発明を図示の寮施
例に基づいて詳細に説明する。
第４図は本発明の一実施例に係る情報信号処理装置のブ
ロック図で、′ｊｓ３−で説−した改良された情報信号
処理装置との相違点は、ＭＰＵＵＥＪｔｌ＆バス８とＩ
）ＭＡＡ路バス９を接続するバス軸合回路１ ２が、Ｍ
ＰＵｌｐＪｗｌｌ おｊびＤＭＡ１ｇ１Ｍ２ ／１！伝
達を行なってバス使用権をＩ／４Ｊｖ＃（、Ｍ Ｐ Ｕ
（口）路ｌとＤＭＡ回路２に判断結果を出力すると共に
＾バフ８，９間の電気的結合状ＩＩＩＡｔＩＩｌｌＩ＠
することにある。恢って第３図と同一構成については同
一符号を付して詳細説明を省略する。
ロック図で、′ｊｓ３−で説−した改良された情報信号
処理装置との相違点は、ＭＰＵＵＥＪｔｌ＆バス８とＩ
）ＭＡＡ路バス９を接続するバス軸合回路１ ２が、Ｍ
ＰＵｌｐＪｗｌｌ おｊびＤＭＡ１ｇ１Ｍ２ ／１！伝
達を行なってバス使用権をＩ／４Ｊｖ＃（、Ｍ Ｐ Ｕ
（口）路ｌとＤＭＡ回路２に判断結果を出力すると共に
＾バフ８，９間の電気的結合状ＩＩＩＡｔＩＩｌｌＩ＠
することにある。恢って第３図と同一構成については同
一符号を付して詳細説明を省略する。
第５図は上記バス結合回路１２の詳細な電気同略図であ
る。ＤＭＡ回路２から出力されるホールド賛求伯号ＨＲ
Ｑｔｉ、フリラグフロップ回路１３のクロック端子ＣＬ
ＫとＡＮＤゲー）１４の一方の入力端子に与えられる。
る。ＤＭＡ回路２から出力されるホールド賛求伯号ＨＲ
Ｑｔｉ、フリラグフロップ回路１３のクロック端子ＣＬ
ＫとＡＮＤゲー）１４の一方の入力端子に与えられる。
フリップ７０ツグー路１３の出力端子ＱｔｉＭＰ（Ｊ回
路ｌに向けてホールド伺い信号）１０ＬＤを出力する。
路ｌに向けてホールド伺い信号）１０ＬＤを出力する。
ＭＰυ回路ｌがら出力されるホールド許可信号ＨＬＤＡ
はインバータ１５で反転した後に負論理ＯＲゲート１６
を介して前記フリップ７ａツブ回路１３のリセット端子
ＰＣに与えられる。普たＭＰＩＪ回路ｌから出力される
リセット信号ＲＥＳＥＴも前記ＯＲゲー）１６を介して
７リツプフロツクー路１３のリセット端子ＰＣに与えら
れる。前記ＡＮＤゲート１４（の他方の入力端子には前
記７リツグ７０ッグ回路１３の出力端子Ｑの信号が入力
され、ＡＮＤゲート１４の出力信号／ｒｉＯＲゲート１
７を介してＤＭＡ回路２に向けてホールド信号Ｈ Ｌ
Ｄ Ａ’として出力する。ＤＭＡ回路２から入力される
切り換えｍ号ＡＥＮは前記ＯＲゲート１７を介して前記
ホールド信号Ｈ Ｌ Ｄ Ａ’とすると共に、負論理Ａ
ＮＤグー）１８の一方の入力端子に入力し、更にインバ
ータ１９で反転して別の負−！ＡＮＤＡー）２（１鷺の
一方の入力端子に入力する。ＭＰＵ回路バス８に接続さ
れたアドレスデコーダ２１の出力信号は紡記ＡＮＤゲー
）１８の他方の入力端子に入力すると共に前記ＡＮＤゲ
ート２０の他方の入力端子に人力する。ＭＰＵ回路バス
８とＤＭＡｔｇ回路バス９間を接続する３状態バスバッ
ファ回路２２は、前記ＡＮＤゲート１８の出力信号によ
って鬼気的結合状態が制御される。また前記ＡＮＤゲー
ト２０への出力信号ＲＥＡＤＹはＭＰＵＩ！ＩＩ！Ｊｆ
ＭＩｌに向けてルデイ信号として出力される。
はインバータ１５で反転した後に負論理ＯＲゲート１６
を介して前記フリップ７ａツブ回路１３のリセット端子
ＰＣに与えられる。普たＭＰＩＪ回路ｌから出力される
リセット信号ＲＥＳＥＴも前記ＯＲゲー）１６を介して
７リツプフロツクー路１３のリセット端子ＰＣに与えら
れる。前記ＡＮＤゲート１４（の他方の入力端子には前
記７リツグ７０ッグ回路１３の出力端子Ｑの信号が入力
され、ＡＮＤゲート１４の出力信号／ｒｉＯＲゲート１
７を介してＤＭＡ回路２に向けてホールド信号Ｈ Ｌ
Ｄ Ａ’として出力する。ＤＭＡ回路２から入力される
切り換えｍ号ＡＥＮは前記ＯＲゲート１７を介して前記
ホールド信号Ｈ Ｌ Ｄ Ａ’とすると共に、負論理Ａ
ＮＤグー）１８の一方の入力端子に入力し、更にインバ
ータ１９で反転して別の負−！ＡＮＤＡー）２（１鷺の
一方の入力端子に入力する。ＭＰＵ回路バス８に接続さ
れたアドレスデコーダ２１の出力信号は紡記ＡＮＤゲー
）１８の他方の入力端子に入力すると共に前記ＡＮＤゲ
ート２０の他方の入力端子に人力する。ＭＰＵ回路バス
８とＤＭＡｔｇ回路バス９間を接続する３状態バスバッ
ファ回路２２は、前記ＡＮＤゲート１８の出力信号によ
って鬼気的結合状態が制御される。また前記ＡＮＤゲー
ト２０への出力信号ＲＥＡＤＹはＭＰＵＩ！ＩＩ！Ｊｆ
ＭＩｌに向けてルデイ信号として出力される。
第４図と第５図の情報信号処理装置の動作ｔ−絽６図の
タイミングチャートを参照して説明する。
タイミングチャートを参照して説明する。
入出力回路６からＤＭＡ回路２にＤＭＡＩＩＬ求信号Ｄ
）ＬＱか与えられるとＤＭＡ（ロ）路２はバス結合回路
１２にボールド要求信号ＩＲＱを出力する。バス結合回
路１２ｔ−１１このホールド要求信号ＩＲＱが入力され
るとフリップフロップ回路１３がセットされて出力Ｑが
ハイレベルとなシ、ホールド伺い信号ＨＯＬＤを出力す
る。ＭＰＵＩｇｌ路ｌがこのホールド伺い信号ＨＯＬＤ
Ｋ応答してホールド詐Ｏ］偏号ＨＬＤＡを出力すると、
インバータ１５とＯＫゲー）１６を介してフリップフロ
ップ回路１３１３の出力Ｑはハイレベルになるため、Ａ
ＮＤグー）１４とＯＲゲート１７を介してホールド信号
ＨＬ ＩＪ Ａ’が出力され、ＤＭＡ回路２はＭＤＡ要
求１６号ＩＪ１ｔＱとホールド信号１−Ｉ Ｌ ｌ）
Ａ’に応じて切り換え信号ＡＥＮを出力する。この切り
換え信号ＡＥＮによってＡＮＤゲート１８を介してバス
バッファ１路２２が制御されてＭＰＵ回路バス８とＤＭ
Ａ［ｇ路バス９の電気的結合は遮断され、ＤＭＡ回路２
はＤＭＡ回路バス９を使用して情報信号処理を興行する
。一方、ＭＰＵ回路回路内−ルド許可信号ＨＬＤＡを出
力するとフリップフロップ回路１３はリセットされ出力
Ｑはロウレベルとなるから、ホールド伺い信号ＨＯＬＤ
がなくなりＭＰＵ回路ｌＦｉホールドが解除されるから
、ＭＰＵ回路１１；ｔＤＭＡ動作とｌＩ接関係しない信
号処理を実行することができる。なお、バス結合回路１
２のバスバッファ回路２２によるＭＰＵ回路バス８とＤ
ＭＡ回路バス９の電気的結合の遮断は、ＭＰＵ−路ｌか
ら出力されるホールド許可信号ＨＬＤＡに基づいて実行
されるので、ＭＰＵ回路回路内）ＭＡ［ｉｇｌ路２の動
作とバスｍ断のタイミングがずれることはない、。
）ＬＱか与えられるとＤＭＡ（ロ）路２はバス結合回路
１２にボールド要求信号ＩＲＱを出力する。バス結合回
路１２ｔ−１１このホールド要求信号ＩＲＱが入力され
るとフリップフロップ回路１３がセットされて出力Ｑが
ハイレベルとなシ、ホールド伺い信号ＨＯＬＤを出力す
る。ＭＰＵＩｇｌ路ｌがこのホールド伺い信号ＨＯＬＤ
Ｋ応答してホールド詐Ｏ］偏号ＨＬＤＡを出力すると、
インバータ１５とＯＫゲー）１６を介してフリップフロ
ップ回路１３１３の出力Ｑはハイレベルになるため、Ａ
ＮＤグー）１４とＯＲゲート１７を介してホールド信号
ＨＬ ＩＪ Ａ’が出力され、ＤＭＡ回路２はＭＤＡ要
求１６号ＩＪ１ｔＱとホールド信号１−Ｉ Ｌ ｌ）
Ａ’に応じて切り換え信号ＡＥＮを出力する。この切り
換え信号ＡＥＮによってＡＮＤゲート１８を介してバス
バッファ１路２２が制御されてＭＰＵ回路バス８とＤＭ
Ａ［ｇ路バス９の電気的結合は遮断され、ＤＭＡ回路２
はＤＭＡ回路バス９を使用して情報信号処理を興行する
。一方、ＭＰＵ回路回路内−ルド許可信号ＨＬＤＡを出
力するとフリップフロップ回路１３はリセットされ出力
Ｑはロウレベルとなるから、ホールド伺い信号ＨＯＬＤ
がなくなりＭＰＵ回路ｌＦｉホールドが解除されるから
、ＭＰＵ回路１１；ｔＤＭＡ動作とｌＩ接関係しない信
号処理を実行することができる。なお、バス結合回路１
２のバスバッファ回路２２によるＭＰＵ回路バス８とＤ
ＭＡ回路バス９の電気的結合の遮断は、ＭＰＵ−路ｌか
ら出力されるホールド許可信号ＨＬＤＡに基づいて実行
されるので、ＭＰＵ回路回路内）ＭＡ［ｉｇｌ路２の動
作とバスｍ断のタイミングがずれることはない、。
またＤＭＡ回路２がＤＭＡ動作中にＭＰＵ回路回路内Ｍ
Ａ１ｇ１路バス９を１史川しようとすると、ＡＮＤゲー
）１８にはハイレベルの切り換え信号ＡＫＮが与えられ
ているのでバスバッファ回路２２はＭＰＵ回路バス８と
ＤＭＡ回路バス９閣を電気的に遮断した“ままであり、
更に、アドレスデコーダ２１の出力がロウレベルになる
ことからＡＮＤゲート２０からＭＰＵ回路回路内けてレ
ディ信号）ｔＥＡＤＹが出力されて、ＭＰＵ回路回路内
機状態とする。
Ａ１ｇ１路バス９を１史川しようとすると、ＡＮＤゲー
）１８にはハイレベルの切り換え信号ＡＫＮが与えられ
ているのでバスバッファ回路２２はＭＰＵ回路バス８と
ＤＭＡ回路バス９閣を電気的に遮断した“ままであり、
更に、アドレスデコーダ２１の出力がロウレベルになる
ことからＡＮＤゲート２０からＭＰＵ回路回路内けてレ
ディ信号）ｔＥＡＤＹが出力されて、ＭＰＵ回路回路内
機状態とする。
そしてＤＭＡ動作が終了すると切シ換え信号ＡＥＮがロ
ウレベルとなるので、ＡＮＤゲート１８は入力条件が成
立してバスバッファ回路２２を作動させてＭＰＵ回路バ
ス８とＤＭＡ回路バス９を電気的に結合状態とする。同
時にＡＮＤゲート２０與の入力条件は不成立となるので
レディ信号ＲＥＡＤＹか解除され、ＭＰＵ回路回路内Ｍ
Ａ回路バス９を使用し圧情報信号処理を実行することが
可能となる 以上に述べたバス結合回路１２による電気的なパス軸合
状態制御において、ＭＰＵ回路回路内ログラム上特別な
配慮が工費であるため、結合状態制御のために実行する
プログラム処理動作時間を誠少することができる。
ウレベルとなるので、ＡＮＤゲート１８は入力条件が成
立してバスバッファ回路２２を作動させてＭＰＵ回路バ
ス８とＤＭＡ回路バス９を電気的に結合状態とする。同
時にＡＮＤゲート２０與の入力条件は不成立となるので
レディ信号ＲＥＡＤＹか解除され、ＭＰＵ回路回路内Ｍ
Ａ回路バス９を使用し圧情報信号処理を実行することが
可能となる 以上に述べたバス結合回路１２による電気的なパス軸合
状態制御において、ＭＰＵ回路回路内ログラム上特別な
配慮が工費であるため、結合状態制御のために実行する
プログラム処理動作時間を誠少することができる。
第７図はバス結合回路１２の変形例を示す回路図で、Ｌ
）ＭＡ回路２はＭＰＵ回路回路内ＭＡ（ロ）路バス９を
使用していないときにのみＤＭＡ動作を開始できるよう
にし、またＤＭＡ動作中にＭＰＬｊ回路ｌがＤＭＡ回路
バス９を使用しようとするとレディ信号を発生するよう
にしたものである。ホールド賛求信号ＨＲＱとアドレス
デコーダ２１の出力信号を入力するＮＡＮＤゲート２３
の出力信号は負論ｊ！ｌＯＲゲート２４に入力されると
共にインバータ２５で反転してホールド傷−ｊｔＨＬＤ
Ａ’としてＤＭＡ回路２に向けて出力される。ＭＰＵ回
路バス８とＤＭＡ回路バス９の電気的結合を断続制御す
るバスバッファ回路２２を制御する負論理ＡＮＩ）ゲー
ト】８の一方の入力端子にＤＭＡ回路２カ・ら供給され
る切り換え信号ＡＥＮは、インバータ１９で反転して前
ｈピＯＲゲート２４に人力される。貝＠埋ＡＮＤゲ・−
ト２０曇よｕ’＋１晶己アドレスグコーダ２１の出力信
号と前記ＯＨゲート２４の出力信号によってＭＰＵ回路
ｉｔこ向けてレディ信号ＲＥＡＤＹを出力する。
）ＭＡ回路２はＭＰＵ回路回路内ＭＡ（ロ）路バス９を
使用していないときにのみＤＭＡ動作を開始できるよう
にし、またＤＭＡ動作中にＭＰＬｊ回路ｌがＤＭＡ回路
バス９を使用しようとするとレディ信号を発生するよう
にしたものである。ホールド賛求信号ＨＲＱとアドレス
デコーダ２１の出力信号を入力するＮＡＮＤゲート２３
の出力信号は負論ｊ！ｌＯＲゲート２４に入力されると
共にインバータ２５で反転してホールド傷−ｊｔＨＬＤ
Ａ’としてＤＭＡ回路２に向けて出力される。ＭＰＵ回
路バス８とＤＭＡ回路バス９の電気的結合を断続制御す
るバスバッファ回路２２を制御する負論理ＡＮＩ）ゲー
ト】８の一方の入力端子にＤＭＡ回路２カ・ら供給され
る切り換え信号ＡＥＮは、インバータ１９で反転して前
ｈピＯＲゲート２４に人力される。貝＠埋ＡＮＤゲ・−
ト２０曇よｕ’＋１晶己アドレスグコーダ２１の出力信
号と前記ＯＨゲート２４の出力信号によってＭＰＵ回路
ｉｔこ向けてレディ信号ＲＥＡＤＹを出力する。
従つ°でこの変形例では、ＬＡＭＡ回路２からホールド
費求（ｓｔ−１４ＨＲＱを入力し友とき、ＭＰＬＪ回路
ｌがＤＭＡ回路バス９を使用し−Ｃいなければアドレス
デコーダ２１の出力信号は）・イレベルでめるから、Ｎ
ＡＮＩ）ゲート２３の出力信号はロウレベルとなりイン
バータ２５からホールド伯Ｑ）ＩＬＤＡ′が出力される
。これによりＤＭＡ回路２は切り換え信号ＡＥＮＩ・出
力しバスバッファ（ロ）路２２によるバス連断状態を保
持してＤｆｌｉ４Ａ動作に入る１゜そしてこのＤＭＡ＃
作中にＭＰＬＩ向路ｌがＤＭＡ回路バス９を使用しよう
としてもＡＮＤゲー）１８〜の入力条件が成立しないか
らバスノ（ソファ回路２２はバス連断状態を維持し、他
方ＡＮＤゲート２００Å力条件が成立することからＭＰ
Ｕ回路回路量けてレディ信号ＲＥＡＤＹが出力される。
費求（ｓｔ−１４ＨＲＱを入力し友とき、ＭＰＬＪ回路
ｌがＤＭＡ回路バス９を使用し−Ｃいなければアドレス
デコーダ２１の出力信号は）・イレベルでめるから、Ｎ
ＡＮＩ）ゲート２３の出力信号はロウレベルとなりイン
バータ２５からホールド伯Ｑ）ＩＬＤＡ′が出力される
。これによりＤＭＡ回路２は切り換え信号ＡＥＮＩ・出
力しバスバッファ（ロ）路２２によるバス連断状態を保
持してＤｆｌｉ４Ａ動作に入る１゜そしてこのＤＭＡ＃
作中にＭＰＬＩ向路ｌがＤＭＡ回路バス９を使用しよう
としてもＡＮＤゲー）１８〜の入力条件が成立しないか
らバスノ（ソファ回路２２はバス連断状態を維持し、他
方ＡＮＤゲート２００Å力条件が成立することからＭＰ
Ｕ回路回路量けてレディ信号ＲＥＡＤＹが出力される。
その４） Ｄ Ｍ Ａ動作が終了して切り換え信号ＡＥ
ＮがロウレベルになるとＡＮＬ）ゲー）１８の入力条件
が成立してバスバッファ（ロ）路２２がＭＰＵ回路バス
８とＤＭＡ回路バス９を電気的に結合してＭＰＵ回路回
路量るＤＭＡ回路バス９の使用を可能とする ′ｉたＭＰＵ回路回路量ＭＡ回路バス９を使用中ににＩ
） Ｍ Ａ回路２からホールド要求信号ＨＲＱが出さｎ
ても、アドレスデコーダ２１の出力信号がロウレベルで
あるためにＮＡＮＤゲート２３の入力条件は成立せず、
従ってホールド信号ＨＬ Ｄ Ａ’ｒｉ発生せず、ＤＭ
Ａ動作には入れない。そしてＭＰ ｔｊＮ路ＩＫよるＤ
ＭＡ回路バス９の使用が終了したときにアドレスデコー
ダ２１の出力信号がロウレベルとなってＮＡＮＤゲート
２３の入力条件が成立して前述の場合と同様にＤＭＡ動
作が可能となる。ＤＭＡ動作中にＭＰＵ回路回路量自の
情報信号ＩＩＪＩ理を実行できることは前述の場合と同
様である。
ＮがロウレベルになるとＡＮＬ）ゲー）１８の入力条件
が成立してバスバッファ（ロ）路２２がＭＰＵ回路バス
８とＤＭＡ回路バス９を電気的に結合してＭＰＵ回路回
路量るＤＭＡ回路バス９の使用を可能とする ′ｉたＭＰＵ回路回路量ＭＡ回路バス９を使用中ににＩ
） Ｍ Ａ回路２からホールド要求信号ＨＲＱが出さｎ
ても、アドレスデコーダ２１の出力信号がロウレベルで
あるためにＮＡＮＤゲート２３の入力条件は成立せず、
従ってホールド信号ＨＬ Ｄ Ａ’ｒｉ発生せず、ＤＭ
Ａ動作には入れない。そしてＭＰ ｔｊＮ路ＩＫよるＤ
ＭＡ回路バス９の使用が終了したときにアドレスデコー
ダ２１の出力信号がロウレベルとなってＮＡＮＤゲート
２３の入力条件が成立して前述の場合と同様にＤＭＡ動
作が可能となる。ＤＭＡ動作中にＭＰＵ回路回路量自の
情報信号ＩＩＪＩ理を実行できることは前述の場合と同
様である。
この変形例におい°Ｃもノくス間の電気的結合断続のた
めにＭＰＵ回路回路量別なプログラム処理を必要としな
いので、本来の情報信号処理プログラム実行時間が減少
することはない。
めにＭＰＵ回路回路量別なプログラム処理を必要としな
いので、本来の情報信号処理プログラム実行時間が減少
することはない。
以上説明したように、本発明によれば、ノ（ス緒合回路
自身がＭＰＵ回路とＤＭＡ回路の状態信号を論理処理し
てバス間の電気的結合の断続制御ｌｌｌを−ｆｔｌｌｌ
！ｌ′Ｆするようにしたので、ＭＰＵ回路は）（ス結合
制御のためのプログラム処理を軽減して本来の情報信号
処理装置を多くすること力Ｓでき、従って装置の情報信
号処理装置が向上する効果力；得られる。
自身がＭＰＵ回路とＤＭＡ回路の状態信号を論理処理し
てバス間の電気的結合の断続制御ｌｌｌを−ｆｔｌｌｌ
！ｌ′Ｆするようにしたので、ＭＰＵ回路は）（ス結合
制御のためのプログラム処理を軽減して本来の情報信号
処理装置を多くすること力Ｓでき、従って装置の情報信
号処理装置が向上する効果力；得られる。
第１図は従来の情報信号処理装置の）゛ロン２図、第２
図はその動作タイミングチャート、第３図は改良され友
情＠信号処理装置のブロック図、第４図は本発明になる
情報信号処理装置のブロック図、第５図ンまバス結合回
路の詳細な電気回路図、第６図は動作タイミングチャー
ト、第７図はノくス結合回路の変形例の電気回路図であ
る。 ｌ・・ＭＰＵ回路、２・・・ＤＭＡ回路、４・・・プロ
グラム動作用メモリ、６・・・ＤＭＡ用入出力回路、７
・・・転送情報用メモリ、８・・・ＭＰＵ回路ノ（ス、
９・・・Ｄ Ｍ Ａ ＩＪ艷ババス１２・・・バス結合
回路、２１・・・アドレスデコーダ、２２・・・３＃？
ｔｌ）（スノ（ソファ回路、ＩＲＱ・・・ホールド被求
信号、ＨＬＩ）Ａ’・・・ホールド信シ１、ＡＥＮ・・
・切り換え信号、ＲＥ Ａ Ｄ Ｙ ゛、レディ洒号 第１図 第２図 Ｂｕｓ（ｔ＜ηすＪｏ） ＭＰｕ
ＭＰＵ第３図 第４図 第５図 ２ 第（３図 Ｎ（〈スｔηソ梗λＪ
図はその動作タイミングチャート、第３図は改良され友
情＠信号処理装置のブロック図、第４図は本発明になる
情報信号処理装置のブロック図、第５図ンまバス結合回
路の詳細な電気回路図、第６図は動作タイミングチャー
ト、第７図はノくス結合回路の変形例の電気回路図であ
る。 ｌ・・ＭＰＵ回路、２・・・ＤＭＡ回路、４・・・プロ
グラム動作用メモリ、６・・・ＤＭＡ用入出力回路、７
・・・転送情報用メモリ、８・・・ＭＰＵ回路ノ（ス、
９・・・Ｄ Ｍ Ａ ＩＪ艷ババス１２・・・バス結合
回路、２１・・・アドレスデコーダ、２２・・・３＃？
ｔｌ）（スノ（ソファ回路、ＩＲＱ・・・ホールド被求
信号、ＨＬＩ）Ａ’・・・ホールド信シ１、ＡＥＮ・・
・切り換え信号、ＲＥ Ａ Ｄ Ｙ ゛、レディ洒号 第１図 第２図 Ｂｕｓ（ｔ＜ηすＪｏ） ＭＰｕ
ＭＰＵ第３図 第４図 第５図 ２ 第（３図 Ｎ（〈スｔηソ梗λＪ
Claims (1)
- 【特許請求の範囲】 １、マイクロプロセッサ回路と、マイクロプロセッサの
プログラム動作用メモリと、前記マイクロプロセッサ回
路と前記プログラム動作用メモリとｔ−接続するマイク
ロプロセッサ（ロ）路パスと、ダイレクトメモリアクセ
ス（ロ）路と、ダイレクトメモリアクセス川の入出力回
路と、転送情報信号用メモリと、１ＩＩＪ記ダイレクト
メモリアクセス回−と前記入出力回路と前記転送情報信
号用メモリとｔ−接続するダイレクトメモリアクモス回
路バスと、前記マイクロプロセッサ回路および前記ダイ
レクトメモリアクセス回路の動作状態に応じて前記マイ
クロプロセッサ回路バスと前記ダイレクトメモリアクモ
ス回路バスとの電気的結合状態を制御するバス結合回路
とを備えた情報信号処理装置において、前記バス結合回
路は、前記ダイレクトメモリアクセ１１ｇｌ路からホー
ルド要求信号を入力したときに紡配マイクロプロセッサ
回路の状態信号を入力して前記ダイレクトメモリアクセ
ス回路にホールド信号を出力する第１の論理回路と、前
記ダイレクトメモリアクセス回路から入力される切〕換
え信号と前記マイクロプロセッサ回路バスＫｍ＆１ｔＥ
ｔしたアドレスデコーダの出力信号を論理判断して前記
崗バス間の接続手段を電気的に遮断状態とする組２の論
理回路と、前記切り換え信号と前記アドレスデコーダの
出力信号を論理判断して前記マイクロプロセッサ回路に
レディ信号を出力する為３の論理回路とを備え庚ことを
４１黴とする情報信号処理装置。 ２、特許請求の範囲第１．１１において、前記第１の１
１１ｆ理回路は、前記ホールド要求信号によってセット
されて前記マイクロプロセッサ回路にホールド伺い信号
を出力し、前記マイクロプロセッサ（ロ）路から入力す
るホールド許可信号でリセットされるフリツプフロツプ
回路を有すると七をｑ＃像とする情報信号処理装置。 ３、特許請求の範囲第１項Ｋをいて、前記第１の論理回
路は、前記アドレスデコーダの前記出力信号を前記マイ
クロプロセッサ回路の状１１１（１号とすることを特徴
とする情報信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7748782A JPS58195924A (ja) | 1982-05-11 | 1982-05-11 | 情報信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7748782A JPS58195924A (ja) | 1982-05-11 | 1982-05-11 | 情報信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58195924A true JPS58195924A (ja) | 1983-11-15 |
Family
ID=13635337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7748782A Pending JPS58195924A (ja) | 1982-05-11 | 1982-05-11 | 情報信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58195924A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60200356A (ja) * | 1984-03-23 | 1985-10-09 | Nec Corp | Ｄｍａ転送制御方式 |
| JPS6337453A (ja) * | 1986-08-01 | 1988-02-18 | Matsushita Electric Ind Co Ltd | バススイツチ装置 |
| JPH01251260A (ja) * | 1988-03-31 | 1989-10-06 | Nec Corp | Ｄｍａ制御回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55116124A (en) * | 1979-03-01 | 1980-09-06 | Nippon Telegr & Teleph Corp <Ntt> | Information processor |
| JPS5690322A (en) * | 1979-12-24 | 1981-07-22 | Canon Inc | Electronic computer |
-
1982
- 1982-05-11 JP JP7748782A patent/JPS58195924A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55116124A (en) * | 1979-03-01 | 1980-09-06 | Nippon Telegr & Teleph Corp <Ntt> | Information processor |
| JPS5690322A (en) * | 1979-12-24 | 1981-07-22 | Canon Inc | Electronic computer |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60200356A (ja) * | 1984-03-23 | 1985-10-09 | Nec Corp | Ｄｍａ転送制御方式 |
| JPS6337453A (ja) * | 1986-08-01 | 1988-02-18 | Matsushita Electric Ind Co Ltd | バススイツチ装置 |
| JPH01251260A (ja) * | 1988-03-31 | 1989-10-06 | Nec Corp | Ｄｍａ制御回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3705663B2 (ja) | デバイスのブリッジ方法及び装置 | |
| US4250547A (en) | Information processing apparatus capable of effecting parallel processings by using a divided common bus | |
| US4283760A (en) | Method and apparatus for controlling data transfer direction on a data bus | |
| CN114328357A (zh) | 用于裸芯的互联通信方法、***和集成合封芯片 | |
| JPS58195924A (ja) | 情報信号処理装置 | |
| KR101276837B1 (ko) | 서로 다른 동작 주파수로 동작하는 프로세서 시스템 간의 통신을 지원하기 위한 장치 | |
| JPS6061859A (ja) | マイクロコンピュ−タのデ−タ通信方式 | |
| JPS593775B2 (ja) | バス要求処理装置 | |
| JP3266610B2 (ja) | Ｄｍａ転送方式 | |
| JPH02219105A (ja) | プログラマブルコントローラ | |
| JPH0215094B2 (ja) | ||
| JPH04263333A (ja) | メモリ二重化方式 | |
| JPS5953573B2 (ja) | デ−タ伝送システム | |
| JPH0363098B2 (ja) | ||
| JP2554423Y2 (ja) | メモリ制御装置 | |
| JPH0316649B2 (ja) | ||
| JPS6285358A (ja) | メモリコピ−方式 | |
| JPH0713914A (ja) | Ｓｃｓｉプロトコル制御装置 | |
| JPS6235950A (ja) | メモリ間のデ−タ転送方式 | |
| JPS61101868A (ja) | 二重化プロセツサにおける相互割込みマスク制御方式 | |
| JPS62168258A (ja) | Ｃｐｕ切換回路 | |
| JPH04239985A (ja) | パラレルインタフェース回路 | |
| JPS6027253A (ja) | デ−タ伝送制御方式 | |
| JPH03219359A (ja) | インタフェース回路 | |
| JPH053018B2 (ja) |