JPH01251260A - Ｄｍａ制御回路 - Google Patents
Ｄｍａ制御回路Info
- Publication number
- JPH01251260A JPH01251260A JP7957088A JP7957088A JPH01251260A JP H01251260 A JPH01251260 A JP H01251260A JP 7957088 A JP7957088 A JP 7957088A JP 7957088 A JP7957088 A JP 7957088A JP H01251260 A JPH01251260 A JP H01251260A
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- JP
- Japan
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- microprocessor
- processing
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 33
- 230000004044 response Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- 235000012976 tarts Nutrition 0.000 description 1
- 230000037303 wrinkles Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサ周辺回路に関し。
特にＤＭＡ制御回路に関する。
従来、この種のＤＭＡ制御回路は、 ＤＭＡ要求を受け
つけるとマイクロプロセッサ、に対してローカルバスの
解放要求を行ない、マイクロプロセッサから全ローカル
バスの制御権を獲得してからＤＭＡ処理を行なうという
方法をとっている。その−例を第３図に示す。
つけるとマイクロプロセッサ、に対してローカルバスの
解放要求を行ない、マイクロプロセッサから全ローカル
バスの制御権を獲得してからＤＭＡ処理を行なうという
方法をとっている。その−例を第３図に示す。
第３図において、ローカルバスＢ３１．Ｂ３２゜Ｂ３３
には全メモリ３４がつながっている。バス８３１、ｆ１
３２．Ｂ３３はセレクター３３ａを介してマイクロプロ
セッサ３２のバスＢ３４．Ｂ３５゜Ｂ３６とつながシ、
またセレクター３３ｂを介して１）ＭＡ ＠Ｊ御回路３
１′のバスＢ ３７ 、Ｂ３８．Ｂ３９とつながってい
る。通常ではマイクロプロセッサ３２がバスの７ＤＩＪ
１１１１］権を有している為、バスＢ３４〜１１３６１
）ｌセレクター３３ａを介してローカルパスＢ３１゛〜
Ｂ３３とつながっている。ＤＭＡ制御回路３１′はＤＭ
Ａ要求８３１を受けつけると、マイクロプロセッサ３２
に対して中断要求Ｓ３２を送る。
には全メモリ３４がつながっている。バス８３１、ｆ１
３２．Ｂ３３はセレクター３３ａを介してマイクロプロ
セッサ３２のバスＢ３４．Ｂ３５゜Ｂ３６とつながシ、
またセレクター３３ｂを介して１）ＭＡ ＠Ｊ御回路３
１′のバスＢ ３７ 、Ｂ３８．Ｂ３９とつながってい
る。通常ではマイクロプロセッサ３２がバスの７ＤＩＪ
１１１１］権を有している為、バスＢ３４〜１１３６１
）ｌセレクター３３ａを介してローカルパスＢ３１゛〜
Ｂ３３とつながっている。ＤＭＡ制御回路３１′はＤＭ
Ａ要求８３１を受けつけると、マイクロプロセッサ３２
に対して中断要求Ｓ３２を送る。
マイクロプロセッサ３２は中断要求Ｓ３２を受けつける
と応答８３３を返す。応答Ｓ３３を受けとったＤＭＡ制
御回路３１’は応答Ｓ３４を返すと同時に、制御信号Ｓ
３５によってセレクター３３ａ。
と応答８３３を返す。応答Ｓ３３を受けとったＤＭＡ制
御回路３１’は応答Ｓ３４を返すと同時に、制御信号Ｓ
３５によってセレクター３３ａ。
３３ｂを制御し、ローカルパスＢ３１〜Ｂ３３をパスＢ
３’４〜Ｂ３６から切り離し、パスＢ３７〜Ｂ３９へ
つなぎかえる。したがって、ローカルバスＢ３１〜Ｂ３
３の制御権はすべてマイクロプロセッサ３２をはなれて
ＤＭＡ制御回路３１′へ移行する。
３’４〜Ｂ３６から切り離し、パスＢ３７〜Ｂ３９へ
つなぎかえる。したがって、ローカルバスＢ３１〜Ｂ３
３の制御権はすべてマイクロプロセッサ３２をはなれて
ＤＭＡ制御回路３１′へ移行する。
上述した従来のＤＭＡ制御回路では、要求のあったＤＭ
Ａ処理の対象がローカルバスの限られた一部分であった
としても、全ローカルパスの制御権をマイクロプロセッ
サから奪いとることになる。この為、その時点で進行中
であったマイクロプロセッサの処理は、その対象がＤＭ
Ａ処理の対象と重なっでいるか否かにかかわらず１強制
的に中断させられることになる。そして、受けつけられ
たＤＭＡ処理が一度に広範囲かつ大量なデータの読み書
きを行なうものである場合、マイクロプロセッサの処理
を中断することにより、全体としての処理の効率化が充
分に期待できるものではなくなる。例えば、シリアルデ
ータ通信の制御回路から１キヤラクタだけの読み書きの
為に周期的にＤＭＡ要求が発生するような状況を考えた
場合、その都度、マイクロプロセッサの処理を中断して
全ローカルパスの制御権の移動を行なっていては、全体
としての処理の効率はかえって低下することになってし
まう。
Ａ処理の対象がローカルバスの限られた一部分であった
としても、全ローカルパスの制御権をマイクロプロセッ
サから奪いとることになる。この為、その時点で進行中
であったマイクロプロセッサの処理は、その対象がＤＭ
Ａ処理の対象と重なっでいるか否かにかかわらず１強制
的に中断させられることになる。そして、受けつけられ
たＤＭＡ処理が一度に広範囲かつ大量なデータの読み書
きを行なうものである場合、マイクロプロセッサの処理
を中断することにより、全体としての処理の効率化が充
分に期待できるものではなくなる。例えば、シリアルデ
ータ通信の制御回路から１キヤラクタだけの読み書きの
為に周期的にＤＭＡ要求が発生するような状況を考えた
場合、その都度、マイクロプロセッサの処理を中断して
全ローカルパスの制御権の移動を行なっていては、全体
としての処理の効率はかえって低下することになってし
まう。
本発明は、 ＤＭＡ処理の対象となるメモリ領域のみを
、セレクターを介して他のメモリ領域から分離し、 Ｄ
ＭＡ要求発生時に該セレクターにより該メモリ狽域をロ
ーカルバスより切り離し、 ＤＭＡ要求元へ取り込むこ
とによってＤＭＡ処理を実現すると共に、マイクロプロ
セッサの処理をＤＭＡ処理と並行して継続させることを
可能とするＤＭＡ要求制御回路と、 ＤＭＡ処理中に前
記マイクロプロセッサより該メモリ領域へのアクセス要
求が発生した場合。
、セレクターを介して他のメモリ領域から分離し、 Ｄ
ＭＡ要求発生時に該セレクターにより該メモリ狽域をロ
ーカルバスより切り離し、 ＤＭＡ要求元へ取り込むこ
とによってＤＭＡ処理を実現すると共に、マイクロプロ
セッサの処理をＤＭＡ処理と並行して継続させることを
可能とするＤＭＡ要求制御回路と、 ＤＭＡ処理中に前
記マイクロプロセッサより該メモリ領域へのアクセス要
求が発生した場合。
前記マイクロプロセッサへのレディ信号を制御し。
パスサイクルをウェイト状態とさせる為のレディ信号制
御回路とを有することを特徴とするＤＭＡ制御回路であ
る。
御回路とを有することを特徴とするＤＭＡ制御回路であ
る。
すなわち１本発明はメモリ分離式のＤＭＡ制御回路であ
り、 ＤＭＡ処理の対象となるメモリ領域をセレクター
を介して他のメモリ領域から分離させ。
り、 ＤＭＡ処理の対象となるメモリ領域をセレクター
を介して他のメモリ領域から分離させ。
ＤＭＡ要求が発生した場合、マイクロプロセッサに対し
ては、何ら制御は行なわず、上記セレクターを制御する
ことにより、 ＤＭＡ処理の対象となるメモリ領域をロ
ーカルバスから切り離し、 ＤＭＡ要求側にと９込むこ
とによってＤＭＡ ＩＡ埋を実現している。
ては、何ら制御は行なわず、上記セレクターを制御する
ことにより、 ＤＭＡ処理の対象となるメモリ領域をロ
ーカルバスから切り離し、 ＤＭＡ要求側にと９込むこ
とによってＤＭＡ ＩＡ埋を実現している。
次に２本発明について図面を参照して説明する。
第１図は本発明の概念図である。
第１図において、主メモリ１５はローカルバスＢｌｌ、
Ｂ１２．ＢＩ３を介して常にマイクロプロセッサ１２に
つながっている。したがって、主メモリ１５はつねにマ
イクロプロセッサ１２の制御下におかれている。
Ｂ１２．ＢＩ３を介して常にマイクロプロセッサ１２に
つながっている。したがって、主メモリ１５はつねにマ
イクロプロセッサ１２の制御下におかれている。
一方、 ＤＭＡ処理の対象となるメモリ１４は、共通バ
スＢ１４．Ｂ１５．Ｂ１６とセレクター１３ａを介して
パスＢｌｌ〜Ｂ１３とつながると共に。
スＢ１４．Ｂ１５．Ｂ１６とセレクター１３ａを介して
パスＢｌｌ〜Ｂ１３とつながると共に。
ＤＭＡ制御部１１のパスＢ１７．ｐ１８．Ｂ１９へつな
がっている。通常では、マイクロプロセッサ１２がパス
の制御権を有している為、共通パス８１４〜Ｂ１６はセ
レクター１３ａを介してローカルバスＢ１１〜Ｂ１３と
つながっており、マイクロプロセッサ１２は主メモリ１
５．メモリ１４のいずれも制御できる。
がっている。通常では、マイクロプロセッサ１２がパス
の制御権を有している為、共通パス８１４〜Ｂ１６はセ
レクター１３ａを介してローカルバスＢ１１〜Ｂ１３と
つながっており、マイクロプロセッサ１２は主メモリ１
５．メモリ１４のいずれも制御できる。
−ＤＭＡ制御部１１はＤＭＡ要求Ｓｌｌを受けつけると
、マイクロプロセッサ１２に対しては何の信号、も送ら
ず、単に、セレクター制御信号Ｓ１２によってセレクタ
ー１３ａ、１３ｂを制御して共通バスＢ１４〜Ｂ１６を
ローカルバスＢｌｌ〜Ｂ１３から切り離してパスＢ１７
〜Ｂ１９へつなぎかえる。つまシワメモリ１４はＤＭＡ
制御部１１の制御下におかれるが、主メモリ１５は、引
き続きマイクロプロセッサ１２の制御下となる為、マイ
クロプロセッサ１２の処理は中断されることは無く。
、マイクロプロセッサ１２に対しては何の信号、も送ら
ず、単に、セレクター制御信号Ｓ１２によってセレクタ
ー１３ａ、１３ｂを制御して共通バスＢ１４〜Ｂ１６を
ローカルバスＢｌｌ〜Ｂ１３から切り離してパスＢ１７
〜Ｂ１９へつなぎかえる。つまシワメモリ１４はＤＭＡ
制御部１１の制御下におかれるが、主メモリ１５は、引
き続きマイクロプロセッサ１２の制御下となる為、マイ
クロプロセッサ１２の処理は中断されることは無く。
ＤＭＡ制御部１１によるＤＭＡ処理と並行して継続され
ることになる。但し、もし、 ＤＭＡ制御部１１がメモ
リ１４の制御権を持っている時にマイクロプロセッサ１
２がメモリ１４に対してアクセスを行なうと、アドレス
デコーダ１６からアクセス要求３１３がＤＭＡ制御部１
１へ送られる。この時。
ることになる。但し、もし、 ＤＭＡ制御部１１がメモ
リ１４の制御権を持っている時にマイクロプロセッサ１
２がメモリ１４に対してアクセスを行なうと、アドレス
デコーダ１６からアクセス要求３１３がＤＭＡ制御部１
１へ送られる。この時。
ＤＭＡ制御部１１は１／デイ信号Ｓ１４をローレベルと
することによってマイクロプロセッサ１２に対する制御
を行なう。マイクロプロセッサ１２は。
することによってマイクロプロセッサ１２に対する制御
を行なう。マイクロプロセッサ１２は。
レディ信号Ｓ１４がノ・イレベルとなるまでその・ぐス
ザイクルをウェイト状態とする。
ザイクルをウェイト状態とする。
以上の説明でわかるように、従来はＤＭＡ処理とマイク
ロプロセッサとの処理が同じメモリ領域をアクセスした
時の調停作業を、全ローカルパスの制御権を切シ替える
ことにより回避していたのに対し２本発明ではレディ信
号の制御によってマイクロプロセッサのバスサイクルを
ウェイトさせることによって実現している。
ロプロセッサとの処理が同じメモリ領域をアクセスした
時の調停作業を、全ローカルパスの制御権を切シ替える
ことにより回避していたのに対し２本発明ではレディ信
号の制御によってマイクロプロセッサのバスサイクルを
ウェイトさせることによって実現している。
第２図は２本発明のＤＭＡ要求制御部の一実施例である
。本実施例では、従来回路に対して簡単な回路を追加す
ることによって第１図で説明した機能を実現している。
。本実施例では、従来回路に対して簡単な回路を追加す
ることによって第１図で説明した機能を実現している。
従来のものと同じＤＭＡ制御回路３１′でＤＭＡ要求Ｓ
ｌｌが受けつけられると、中断要求Ｓ１６が７１イレベ
ルとなる。この中断要求Ｓ１６は、マイクロプロセッサ
１２（第１図）へは送られず、フリップ７０ツブ２１で
ラッチされる。フリップ７０ツブ２１の出力はダート２
８゜７リツゾフロツグ２４，２６を通り、中断応答出力
Ｓ１７はローレベルとなる。中断応答出力８１７はＤＭ
Ａ制御回路３１′へ返り、 ＤＭＡ制御回路３１′はＤ
ＭＡ応答Ｓ１５をアクティブとする。同時に中断制御し
て第１図の共通バスＢ１４〜Ｂ１６を第１図のパスＢ１
７〜Ｂ１９へつなぎかえる。ＤＭＡ処理が終了するとＤ
ＭＡ終了信号８１８がノ・イレベルとなシ、中断応答出
力Ｓ１７はノ・イレペルとなる。
ｌｌが受けつけられると、中断要求Ｓ１６が７１イレベ
ルとなる。この中断要求Ｓ１６は、マイクロプロセッサ
１２（第１図）へは送られず、フリップ７０ツブ２１で
ラッチされる。フリップ７０ツブ２１の出力はダート２
８゜７リツゾフロツグ２４，２６を通り、中断応答出力
Ｓ１７はローレベルとなる。中断応答出力８１７はＤＭ
Ａ制御回路３１′へ返り、 ＤＭＡ制御回路３１′はＤ
ＭＡ応答Ｓ１５をアクティブとする。同時に中断制御し
て第１図の共通バスＢ１４〜Ｂ１６を第１図のパスＢ１
７〜Ｂ１９へつなぎかえる。ＤＭＡ処理が終了するとＤ
ＭＡ終了信号８１８がノ・イレベルとなシ、中断応答出
力Ｓ１７はノ・イレペルとなる。
マイクロプロセッサからＤＭＡ処理用のメモリへのアク
セスが発生すると、 ＤＭＡ対象メモリ要求Ｓ１３がロ
ーレベルとなシ、同時に、マイクロプロセッサへのレデ
ィ制御信号Ｓ１４がローとなる。
セスが発生すると、 ＤＭＡ対象メモリ要求Ｓ１３がロ
ーレベルとなシ、同時に、マイクロプロセッサへのレデ
ィ制御信号Ｓ１４がローとなる。
ここで、 ＤＭＡ要求が無かった時は、フリップフロッ
プ２４．２６の出力８１９．Ｓ２０はともにローレベル
なので、 ＤＭＡ対象メモリ要求Ｓ１３はグー）２７．
フリップフロッグ２３．ダート２９を通シ、フリップフ
ロッｆ２５の出力Ｓ２１が／′−イレベルとなる為、レ
ディ制ｊ卸信号Ｓ１４は／１イレベルとなり、マイクロ
プロセッサのノマスサイクルはウェイトされずに継続さ
れる。しかし、 ＤＭＡ処ｑ中は出力Ｓ１９．Ｓ２０が
７・イレベルでタート２７．２９は閉じ、出力Ｓ２１は
ローとなる為。
プ２４．２６の出力８１９．Ｓ２０はともにローレベル
なので、 ＤＭＡ対象メモリ要求Ｓ１３はグー）２７．
フリップフロッグ２３．ダート２９を通シ、フリップフ
ロッｆ２５の出力Ｓ２１が／′−イレベルとなる為、レ
ディ制ｊ卸信号Ｓ１４は／１イレベルとなり、マイクロ
プロセッサのノマスサイクルはウェイトされずに継続さ
れる。しかし、 ＤＭＡ処ｑ中は出力Ｓ１９．Ｓ２０が
７・イレベルでタート２７．２９は閉じ、出力Ｓ２１は
ローとなる為。
レディ制御信号Ｓ１４はローレベルのままとなり。
マイクロプロセッサのパスサイクルはウェイト状態とな
る。本実施例ではＤＭＡ要求とマイクロプロセッサから
のＤＭＡ処理用メモリへのアクセスが同時に発生した場
合、ダート２９によりＤＭＡ要求が優先的に受けつけら
れるようになっている。
る。本実施例ではＤＭＡ要求とマイクロプロセッサから
のＤＭＡ処理用メモリへのアクセスが同時に発生した場
合、ダート２９によりＤＭＡ要求が優先的に受けつけら
れるようになっている。
以上説明したように本発明は、セレクターを介してＤＭ
Ａ処理の対象となるメモリのみ他のメモリから分離させ
、 ＤＭＡ要求に対してはこのセレクターによｐ ｏＭ
Ａ処理対象メモリをローカルバスから切り離し、 ＤＭ
Ａ要求側へ解放することによってＤＭＡ処理を実現させ
ることにより、 ＤＭＡ処理中。
Ａ処理の対象となるメモリのみ他のメモリから分離させ
、 ＤＭＡ要求に対してはこのセレクターによｐ ｏＭ
Ａ処理対象メモリをローカルバスから切り離し、 ＤＭ
Ａ要求側へ解放することによってＤＭＡ処理を実現させ
ることにより、 ＤＭＡ処理中。
マイクロプロセッサは中１析されることなく、その処理
を継続することができ、システム全体としての処理効率
を向上できる効果がある。さらに、従来回路にＩＭ単な
回路を追加するだけでも実現することが可能であるとい
う利点を有する。
を継続することができ、システム全体としての処理効率
を向上できる効果がある。さらに、従来回路にＩＭ単な
回路を追加するだけでも実現することが可能であるとい
う利点を有する。
第１図は本発明の概念図、第２図は本発明のＤＭＡ要求
′ｉ１＋ＩＪ御部の回路図、第３図は従来技術の回路図
である。 Ｓ １１ ： ＤＭＡ要求、Ｓ１２：セレクター制御信
号、 Ｓ １３ ： ＤＭＡ対象メモリ要求、Ｓ １４
：レディ制御信号、 ｓ １５ ： ＤＭＡ応答。
′ｉ１＋ＩＪ御部の回路図、第３図は従来技術の回路図
である。 Ｓ １１ ： ＤＭＡ要求、Ｓ１２：セレクター制御信
号、 Ｓ １３ ： ＤＭＡ対象メモリ要求、Ｓ １４
：レディ制御信号、 ｓ １５ ： ＤＭＡ応答。
Claims (1)
- １、ＤＭＡ処理の対象となるメモリ領域のみを、セレク
ターを介して他のメモリ領域から分離し、ＤＭＡ要求発
生時に該セレクターにより該メモリ領域をローカルバス
より切り離し、ＤＭＡ要求元へ取り込むことによってＤ
ＭＡ処理を実現すると共に、マイクロプロセッサの処理
をＤＭＡ処理と並行して継続させることを可能とするＤ
ＭＡ要求制御回路と、ＤＭＡ処理中に前記マイクロプロ
セッサより該メモリ領域へのアクセス要求が発生した場
合、前記マイクロプロセッサへのレディ信号を制御し、
バスサイクルをウェイト状態とさせる為のレディ信号制
御回路とを有することを特徴とするＤＭＡ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7957088A JPH01251260A (ja) | 1988-03-31 | 1988-03-31 | Ｄｍａ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7957088A JPH01251260A (ja) | 1988-03-31 | 1988-03-31 | Ｄｍａ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251260A true JPH01251260A (ja) | 1989-10-06 |
Family
ID=13693659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7957088A Pending JPH01251260A (ja) | 1988-03-31 | 1988-03-31 | Ｄｍａ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01251260A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58195924A (ja) * | 1982-05-11 | 1983-11-15 | Hitachi Ltd | 情報信号処理装置 |
-
1988
- 1988-03-31 JP JP7957088A patent/JPH01251260A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58195924A (ja) * | 1982-05-11 | 1983-11-15 | Hitachi Ltd | 情報信号処理装置 |
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