JPS58182566A - Ic testing device - Google Patents

Abstract

PURPOSE:To make parallel operation of IC testing devices possible by providing each testing station with a waveform controller, comparator, and a coincidence detector, and controlling them for synchronizing among the devices. CONSTITUTION:When the number of stations is increased, a station provided with a group of the waveform controller, comparator, and coincidence detector is connected. Then, a pattern generator 1, timing generator 5, and detector controller 11 are connected in parallel to respective groups of said devices of stations. Then, the coincidence of every station is detected and when none of other stations detects coincidence, the station detecting the coincidence earlier is held. Once a last station detects coincidence, the same test pattern is sent simultaneously to the respective stations to start tests.

Description

【発明の詳細な説明】 この発明は、複数のステージ請ンを並列に動作させるこ
とができるＩＣｖ：、線装置についてのものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an ICv line device capable of operating a plurality of stage lines in parallel.

通常、ＩＣ試験装置の試験効率をあけるため、１台の試
験装置本体に複数のテストステーション′ｆｔ接続する
ことが多い。この場合、ＩＣ試験装置にテストステージ
宵ン會接続する手段として、テストステージ曹ンを直列
に動作させる場合と並列に動作させる場合がある。この
ような場合の直列動作をさせる従来装置の一例を第１図
に示す。Normally, in order to increase the testing efficiency of an IC tester, a plurality of test stations are often connected to one tester main body. In this case, as means for connecting the test stages to the IC test equipment, the test stages may be operated in series or in parallel. An example of a conventional device for serial operation in such a case is shown in FIG.

第１図ではパターン発生器１の出力を波形制御器２に加
えている。波形制御器２はパターン発生器１の信号から
ＮＲＺ波形、ＲＺ波形または排他的論理和波形などをつ
くるものである。In FIG. 1, the output of a pattern generator 1 is applied to a waveform controller 2. In FIG. The waveform controller 2 creates an NRZ waveform, RZ waveform, exclusive OR waveform, etc. from the signal from the pattern generator 1.

切換器６と切換器７は連動し、ステージジン８に信号を
送っているときはステーション９をオフにし、ステーシ
ョン９に信号°を送っているときはステージ１ン８をオ
フＫｆる。ステーション８・９はそｎぞｔＬｌｌＩＩＩ
定さｎるＩＣに測定信号を供給するための機構である。The switch 6 and the switch 7 are interlocked so that when a signal is being sent to the stage engine 8, the station 9 is turned off, and when the signal is being sent to the station 9, the stage 1 and the stage 8 are turned off. Stations 8 and 9 are the same.
This is a mechanism for supplying a measurement signal to an IC that is determined.

比較器３にはパターン発生器１、タイミング発生温５お
よび切換器７の出力を入力する。そして。The outputs of the pattern generator 1, timing generation temperature 5, and switch 7 are input to the comparator 3. and.

ステージ習ン８またはステーション９　Ｋ１１１Ｈした
ＩＣからの出力応答と論理比較を行ない、その出力を一
致検出器４に送る。一致検出器４は比較器６の出力とタ
イミング発生器５の出力を入力とし。Stage 8 or Station 9 A logical comparison is made with the output response from the IC that has been K111H, and the output is sent to the coincidence detector 4. The coincidence detector 4 receives the output of the comparator 6 and the output of the timing generator 5 as inputs.

その出力でパターン発生器１ｔ−制御する。Its output controls the pattern generator it.

すなわち、第１図の従来装置では、まずステーション８
に測定信号を送シ、ステーション８で試験する。次にス
テーション８の試験が終ると切換器６・７を切換えてス
テーション９に測定信号を送る。以下、交互に測定項目
に応じて試験を続けていく。しかし、このような直列動
作では試験に時間がかかるという問題がある。したがっ
て、同じ測定信号を同時に複数のステージ箇ンに供給す
る並列動作の方が効率はよい。That is, in the conventional device shown in FIG.
A measurement signal is sent to station 8, and the test is performed at station 8. Next, when the test at station 8 is completed, the switches 6 and 7 are switched to send a measurement signal to station 9. Thereafter, the test will be continued according to the measurement items alternately. However, such serial operation has the problem that testing takes time. Therefore, parallel operation that supplies the same measurement signal to multiple stages at the same time is more efficient.

しかし、並列動作の場合、一致検出を必要とするデバイ
スではステーション８とステーション９で一致検出点が
異なるため、同期をとるのが困難である。However, in the case of parallel operation, it is difficult to synchronize devices that require coincidence detection because the coincidence detection points are different between stations 8 and 9.

この発明は、各ステージ曽ンごとに波形制御器、比較器
および一致検出器を設け、こｎらを制御して各デバイス
の同期をとり、ＩＣ試験装置の並列動作を可能にしたも
のである。以下、図面によりこの発明の詳細な説明する
。This invention provides a waveform controller, a comparator, and a coincidence detector for each stage, controls these to synchronize each device, and enables parallel operation of IC test equipment. . Hereinafter, the present invention will be explained in detail with reference to the drawings.

まず、この発明による実施例の構成図を第２図に示す。First, a configuration diagram of an embodiment according to the present invention is shown in FIG.

図で、１〜５と８・９は第１図と同じである。第２図に
は第１図の切換器６・７がなく、ステーション８に波形
制御器２・比較器６および一致検出器４ｔ−組として接
続しておシ、ステーション９に波形制御ａ１２・比較器
１６および一致検出器１４を組として接続している。In the figure, 1 to 5 and 8 and 9 are the same as in FIG. Figure 2 does not have the switchers 6 and 7 in Figure 1, and is connected to station 8 as a set of waveform controller 2, comparator 6, and coincidence detector 4t, and station 9 is connected to waveform controller 2, comparator 6, and coincidence detector 4t. The detector 16 and the coincidence detector 14 are connected as a set.

第２図には２つのステージ腎ンの場合を例示しているが
、ステーションの数を増やしてもよい。Although FIG. 2 illustrates the case of two stage kidneys, the number of stations may be increased.

この場合には波形制御器・比較器および一致検出器を組
として増設し友ステーションに接続する。In this case, a waveform controller/comparator and coincidence detector are added as a set and connected to the friend station.

そして、パターン発生器トタイミング発生器５お工び検
出器制御器１１ｔ−各ステーションの組に並列に接続す
る。A pattern generator, a timing generator 5, and a timing detector controller 11t are connected in parallel to each station set.

第２図の実施例では、各ステーションごとに一致を検出
し、他のステーションがまだ一致を検出していないとき
は、先に一致を検出したステーションをホールドする工
うにする。そして、最後のステーションが一致を検出す
ると、同じテストノ（ターンを各ステーションに同時に
送り、試験を開始させる。In the embodiment of FIG. 2, a match is detected for each station, and if no other station has detected a match yet, the station that detected a match first is held. Then, when the last station detects a match, it sends the same test turn to each station simultaneously to begin testing.

次に、検出器制御器１１の実施例回路を第６図に示す。Next, an example circuit of the detector controller 11 is shown in FIG.

第２図の一致検出器４からの一致検出信号はアンド回路
１１１に入り、一致検出器１４からの一致検出信号はア
ンド回路１１２に入る。そして、パターン発生器１から
の一致検出モード信号とでアンドをとシ、アンド回路１
１１の出力を７リツプフロツプ１１５に入力し、アンド
回路１１２の出力を７リツプ７０ツブ１１６に入力する
。また、アンド回路′１１１とアンド回路１１２の出力
をそ扛ぞれナンド回路１１６とアンド回路１１４０入力
とし、ナンド回路１１６の出力を７リツプ７０ツブ１１
７に入力し、アンド回−１１４の出力を検出器制御器１
１の一致検出信号としてパターン発生器１へ送る。The coincidence detection signal from coincidence detector 4 in FIG. 2 enters AND circuit 111, and the coincidence detection signal from coincidence detector 14 enters AND circuit 112. Then, AND circuit 1 performs AND with the match detection mode signal from pattern generator 1.
The output of the AND circuit 112 is input to the 7-lip flop 115, and the output of the AND circuit 112 is input to the 7-lip flop 116. In addition, the outputs of the AND circuit '111 and the AND circuit 112 are input to the NAND circuit 116 and the AND circuit 1140, respectively, and the output of the NAND circuit 116 is 7 rip 70 rip 11.
7 and the output of the AND circuit 114 to the detector controller 1.
It is sent to the pattern generator 1 as a coincidence detection signal of 1.

フリップ７０ツブ１１５〜１１７にはサンプリングパル
スを加え、フリップフロツノ１１５とノリツブフロップ
１１７の出力をアンド回路１１８に入力し、アンド回路
１１８の出力を第２図のアンド回路１５に送る。一方、
フリップ７０ツブ１１６と７リツプフロツプ１１７の出
力をアンド回路１１９に入力し、アンド回路１１９の出
力を第２図のアンド回路１６に送る。Sampling pulses are applied to flip 70 knobs 115 to 117, the outputs of flip flop 115 and knob flop 117 are input to AND circuit 118, and the output of AND circuit 118 is sent to AND circuit 15 in FIG. on the other hand,
The outputs of the 70 flip flop 116 and the 7 flip flop 117 are input to an AND circuit 119, and the output of the AND circuit 119 is sent to the AND circuit 16 in FIG.

次に、第２図・第３図のタイムチャート例を第４図に示
す。Next, an example of the time chart of FIGS. 2 and 3 is shown in FIG. 4.

第４図アは基準信号でタイミング発生器５の出力、第４
図イはサンプリングパルスで第４図アの基準信号に対し
早いタイミングになっている。4A is the reference signal, the output of the timing generator 5, and the 4th
Figure 4A shows the sampling pulse, which has an earlier timing than the reference signal in Figure 4A.

第４図つは一致検出用のサンプリングタイミングで、タ
イミング発生器５で発生さ扛プログラムで任意に設定す
ることができる。FIG. 4 shows the sampling timing for coincidence detection, which is generated by the timing generator 5 and can be arbitrarily set by the program.

第４図工は波形制御器２からステーション８へのクロッ
ク波形であり、第４図才はステーション８からの出力波
形である。　　− 第４図力は一致検出器４からの一致検出信号で。The fourth figure shows the clock waveform from the waveform controller 2 to the station 8, and the fourth figure shows the output waveform from the station 8. - The fourth figure is the coincidence detection signal from the coincidence detector 4.

第４図つと第４図才によシ時刻Ｔ１で論理レベル「１」
になり、検出器制御器１１へ送らｎる。Logic level "1" at time T1
and is sent to the detector controller 11.

第４図キは第６図のアンド回路１１８の出力で、ステー
ジ箇ン８ｔホールドするためアンド回路１５から波形制
御器２に加えらｎる。4 is the output of the AND circuit 118 in FIG. 6, which is applied from the AND circuit 15 to the waveform controller 2 in order to hold the stage 8t.

第４図りは波形制御器１２からステーション９へのクロ
ック波形であり、第４図ケはステージ替ン９からの出力
波形である。The fourth diagram shows the clock waveform from the waveform controller 12 to the station 9, and the fourth diagram shows the output waveform from the stage changer 9.

第４図コは一致検出器１４からの一致検出信号で、第４
図つと第４図ケにより時刻Ｔ５で論理レベル「１」にな
シ、検出器制御器１１へ送ら扛る。FIG. 4 shows the coincidence detection signal from the coincidence detector 14.
As shown in FIG. 4, the logic level becomes "1" at time T5 and is sent to the detector controller 11.

そして、ＪＩ４図力と第４図コは時刻Ｔ４で論理レベル
「０」になる。Then, JI4 power and Figure 4 Ko become logic level "0" at time T4.

すなわち、第４図の例では、第４図力と第４図コから明
らかなように、ステーション８の方から先に一致検出信
号が出ておシ、第４図工の点線で示すように第４図キの
インヒビット信号でステーション８への信号をホールド
する。そして、時刻Ｔ５でステージ讐ン８とステーショ
ン９ａｆｊｌＪＩＪｌ、各ステージ買ンに測定信号を並
列に供給する。That is, in the example of Fig. 4, as is clear from Fig. 4 and Fig. 4, the coincidence detection signal is output from station 8 first, and as shown by the dotted line in Fig. 4, the coincidence detection signal is output from station 8. The signal to station 8 is held by the inhibit signal shown in Figure 4-K. Then, at time T5, measurement signals are supplied in parallel to the stage station 8, station 9afjlJIJl, and each stage station.

第４図すは第４図キに対応し、第６図のアンド回路１１
９の出力であるが、時刻Ｔ５で谷ステーションの同期が
とｎる几め、第４図キのような出力は出ないことを示す
。4 corresponds to FIG. 4 G, and the AND circuit 11 in FIG.
9, but it shows that the output as shown in FIG.

第４図シはパターン発生器１からの一致検出モード信号
で、パターン発生器１０プログラムにより論理レベル「
１」になり、第６図のアンドゲート１１４の出力が論理
レベル「１」になる時刻Ｔ５で論理レベル「０」になる
。FIG.
1", and becomes logic level "0" at time T5 when the output of AND gate 114 in FIG. 6 becomes logic level "1".

このように、各ステーションに接続するＩＣの状態は通
常そｎぞれ異なっているが、第２図〜第４図の実施例で
は測定の次めの各ＩＣの頭出しを一致検出信号として堆
シ出し、この一致検出毎号が早く出九ステージ璽ンはそ
の状ａｔ−ホールドし。In this way, the states of the ICs connected to each station are usually different from each other, but in the embodiments shown in Figs. Each time this coincidence is detected, the first stage sign will be held at that state.

一致検出信号が最後に出たステーションに合わせて測定
信号を複数のステーションに並列に供給する。Measurement signals are supplied in parallel to a plurality of stations according to the station from which the coincidence detection signal was output last.

以上の工うに、この発明に工ｎば複数のステーションの
同期検出をし、各ステーションを並列運転することがで
きるので、ＩＣ試験装置の試験効率をあげることができ
る。As described above, by incorporating the present invention, a plurality of stations can be synchronously detected and each station can be operated in parallel, so that the testing efficiency of the IC testing apparatus can be increased.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は直列動作をさせる場合の従来装置の一例、 第２図はこの発明による実施例の構成図。 第６図は検出器制御器１１の実施例回路。 第４図は第２図・第６図のタイムチャート例。 １・・・・・・パターン発生器、２・・・・・・波形制
御器、６・−・・・比較器、４・・・・・・一致検出器
、５・・・・・・タイミング発生器、６・・・・・・切
換器、７・・・・・・切換器、８・・・・・・ステーシ
ョン、？・・・・・・ステーション、１１・・・・・・
検出器制御器、１２・・・・・・波形制御器、１６・・
・・・・比較器、１４・・・・・・一致検出器、１５・
・・・・・アンド回路。 １６・・・・・・アンド回路、１１１・１１２・・・・
・・アンド回路、１１６・・・・・・ナンド回路、１１
４・・・・・・アンド回ｊｌ、１１５〜１１７・・・・
・・フリップフロップ、１１８・・・・・・アンド回路
、１１９・・・・・・アンド回路。 代理人　　弁理士　　小俣欽司FIG. 1 is an example of a conventional device for serial operation, and FIG. 2 is a configuration diagram of an embodiment according to the present invention. FIG. 6 shows an example circuit of the detector controller 11. Figure 4 is an example of the time chart of Figures 2 and 6. 1... Pattern generator, 2... Waveform controller, 6... Comparator, 4... Coincidence detector, 5... Timing Generator, 6...Switcher, 7...Switcher, 8...Station, ? ...Station, 11...
Detector controller, 12...Waveform controller, 16...
... Comparator, 14 ... Coincidence detector, 15.
...And circuit. 16...AND circuit, 111/112...
...AND circuit, 116...NAND circuit, 11
4...and times jl, 115-117...
...Flip-flop, 118...AND circuit, 119...AND circuit. Agent Patent Attorney Kinji Omata

Claims (1)

【特許請求の範囲】 １、　パターン発生器（１）と、 波形制御器（２）と比較器（６）と一致検出器（４）ｔ
ユニットとしてステージ窟ン（８）に接続する第１の組
と、波形制御器（１２）と比較器（１６）と一致検出器
（１４）をユニツ）としてステーション（９）に接続す
る第２の組と。 タイミング発生器（５）と、 第１の組による一致信号と第２の組による一致信号を入
力とする検出器制御器（１１）とを備え。 検出器制御器（１１）により第１の組と第２の組のどち
らか早く一致信号を出した組をホールドさせ、どの組か
らも一致信号が出るとホールドを解除することにより、
複数のステージ曹ン関の同期管とり各ステーシッンｔ−
並列に動作させることｔ％徴とするＩＣ試験装置。[Claims] 1. A pattern generator (1), a waveform controller (2), a comparator (6), and a coincidence detector (4).
The first set is connected to the stage unit (8) as a unit, and the second set is connected to the station (9) as a unit consisting of a waveform controller (12), a comparator (16) and a coincidence detector (14). With the group. It comprises a timing generator (5) and a detector controller (11) which receives as input the coincidence signal of the first set and the coincidence signal of the second set. By causing the detector controller (11) to hold the first set or the second set, whichever of them gave a matching signal earlier, and releasing the hold when a matching signal is issued from any of the sets.
Synchronous tube control of multiple stages for each stage
IC test equipment that operates in parallel at t%.