JPS58182315A - デイジタル式音質調節装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はディジタル形態にて利用し得るオーディオ信号
の内の周波数成分が予定した周波数帯域内に位置するオ
ーディオ信号の周波数成分の振幅および位相を制御する
ための装置に関するものである。

斯種の装置は低音部調節回路としてか、高音調節回路と
してか、或いは等化回路として使用するのに好適であり
、斯種の装置のことを以後ディジタル式音質調節装置と
称する。

ム（２）従来技術の説明 オーディオ装置では一般に、周波数スペクＦルが約ＯＨ
１から約！　ＯＫＨｚまでの可聴周波帯域内に位置する
アナログオーディオ信号を処理して、この信号をスピー
カを介して音響信号に変換する。

しかし斯かる音響信号のエネルギーは、スピーカを収納
させる包囲体の音響インピーダンスに極めて左右される
。このインピーダンスは周波数依存特性を呈するので、
音響信号のエネルギーはアナログオーディオ信号の種々
の周波数成分の振幅および位相に依存する〇 音響信号に寄与するオーディオ信号における所定の周波
数成分が小さくなり過ぎないようにするために、斯かる
アナログオーディオ信号は音質調節装置を介してスピー
カに供給する。この音質調節装置は適当に構成して、こ
の装置にて例えば０１ｉｚから８００　Ｈｚまでの周波
数帯域内に位置するアナログオーディオ信号の周波数成
分の振幅および位相を補強せしめるようにするか、或い
は上記周波数帯域外に位置するオーディオ信号の残りの
周波数成分に対してはその成分の振幅および位相を減衰
させることのできるようにする。これは低音部調節と称
されている。斯かる音質調節装置は、この装置にて例え
ば約８００　Ｈｚからｇ　ＯＫＨｚの周波数帯域内に位
置するアナログオーディオ信号の周波数成分の振幅およ
び位相を補強し得るようにするか、或いは残りの周波数
成分に対しては減衰せしめるように構成することもでき
る。これは高音部調節とも称される。当今のオーディオ
装置では、可聴周波帯域内における所定幅の特定周波数
帯域内に位置するアナログオーディオ信号の周波数成分
の内の振幅および位相を補強したり、または残りの周波
数成分に対しては減衰せしめ、Ｒｌｊちスペクトル等化
を行なわしめるように構成した音質調節装置も用いられ
ている。代表的なものでは、周波数スペクトルを等化す
るのに全可聴周波帯域を、各々が例えば約Ｉ　ＫＨｚの
帯域幅を有する多数の連続サブ帯域に分割して、各サブ
帯域に音質調節装置を設けるようにしている。

アナログオーディオ信号を処理すべく配置した従来の音
質調節装置では、周波数成分を所望通りに補強したり、
また減衰させたりするのに抵Ｒ＠路網の抵抗値を変える
ことによって行なっている。

従って斯種の音質調節装置は斯かる可変抵抗回路網の抵
抗値に依存する伝達特性を呈する。以後この伝達特性の
ことを、一連の伝達特性が音質調節回路゛に関連するも
のとして表現する〇ここ数年来、アナログ信号をディジ
タル化することが非常に興味を持たれている。このこと
はオーディオ分野にも浸透している。アナログオーディ
オ信号、特にミュージカル信号を首尾よくディジタル化
して、それを磁気テープおよびレコードにまでディジタ
ル形態にて録音する努力が醍に数年前から成されている
。テープまたはレコードに録音されている情報はディジ
タル式の読取り装置によってディジタルオーディオ信号
に変換され、このオーディオ信号はディジタル−アナロ
グ変換器によって元のアナログオーディオ信号に変換す
ることができる。音質調節は斯かるオーディオ信号に上
述した方法で適用することができる。

後述する文献１および２には処理操作をディジタルオー
ディオ信号で行なうことによって所望な音質関節を行な
うディジタル式の音質調節装置について記憶されている
。この装置は巡回形のディジタルフィルタを具えており
、このフィルタにはディジタルオーディオ信号を供給し
、かっこの７イルタには巡回部分と非巡回部分とを含ま
せている。ディジタルフィルタおよびディジタル信号処
理に関しての一般的なことについては後記参考文献δを
参照でき、またディジタル信号処理に関する専門用語に
ついては後記参考文献４に包含されている。例えば、こ
れらの文献８および４に記載されているように、巡回形
ディジタルフィルタの巡回部分および非巡回部分は双方
共輸数個の遅動素子と複数個の乗算器とを具えている。

フィルタ係数の主グループは巡回形ディジタルフィルタ
、即ちフィルタ係数とも称されて、各乗算器に供給され
る倍率に関連する。これらの倍率によって斯かる主グル
ープが形成される。斯種の主グループを第１および第８
サブグループに分けることができ、これらのサブグルー
プは参考文献１および２に示されるように各々が同数の
フィルタ係数を含むようにする必要がある。第１！プグ
ループのフィルタ係数は例えば非巡回部分における乗算
器に供給し、第２サブグループのフィルタ係数は巡回部
分の乗算器に供給する。従って、第１サブグループによ
ってディジタルフィルタの伝・達闘数における零点の位
置が求まり、第３サブグループによってこれらの伝達関
数における極の位置が求まる（文献８および４参照）。

伝達関数の極および零点の位置が判れば、巡回形ディジ
タルフィルタの伝達特性、従って音質調節装置の伝達特
性も完全に判ることになる。一連の伝達特性はディジタ
ル式の音質調節装置並びにそのアナログ式の部分でも実
現する必要があるので・フィルタ係数の主グループは各
伝達特性に利用し得るようにする必要がある。そこで通
常は多数のアドレス自在のメモリフィールドを有してい
るメモリ手段を音質調節装置に用いている。この場合、
各メモリフィールドにはフィルタ係数の主グループを記
憶すせる。特に、各メモリフィールドは関連する主グル
ープのフィルタ係数を記憶すべく各々配置される多数の
記憶位置を有している。アドレス自在のメモリフィール
ドに対する所要なアドレスは、オーディオ装置のユーザ
が制御素子を介して操作し得るアドレス発生器によって
発生させる。

前述した所から明らかなように、必要とされる記憶位置
の数は主グループにおけるフィルタ係数の数と、実現す
べき伝達特性の数とに正比例する。

Ｂ０発明の概要 本発明の目的は上述したように、 −ディジタルオーディオ信号が供給され・巡回部分と非
巡回部分とを有しており、フイ者夕係数の多数の主グル
ープが関連付けられ、これらの主グループがフィルタ係
数の第１および第２サブグループに分けられ、各サブグ
ループが同数のフィルタ係数を有するようにしである巡
回形のディジタルフィルタと； −フィルタ係数の主グループを記憶させるためのメモリ
手段： とを具え１実現すべき伝達特性の数を減らすことなく、
所要フィルタ係数の総数、従ってメモリ手段に要求され
るメモリ位置の数を減らすようにしたディジタル式の音
質調節装置を提供することにある。

本発明によればメモリ手段をフィルタ係数の内・の単一
の第１サブグループだけを記憶させる第１メモリフイー
ルドと、多数の第２メモリフイールドとに分け、各第２
メモリフイールドにはフィルタ係数の各第２サブグルー
プを記憶させ：纏　第１メモリフイールドに記憶された
フィルタ係数の第１サブグループを前記非巡回部分また
は巡回部分のいずれか一方に供給すると共にフィルタ係
数の第１サズグループが供給されない方の部分にフィル
タ係数の第２サブグループを供給するための手段を設け
るようにする０本発明は一方では、伝達関数における零
点を固定的に選定した後に極を変えることによって実際
の用途に極めて好適な一連の利得特性を得ることができ
ると云う概念に基いて成したものである。

また同時に、本発明は零軸、即ちＯｄＢの補強に対応す
る軸線のまわりの一連の利得特性を鏡対称的に反転（逆
反転）させることによって実際の使用に極めて好適な一
連の減衰特性を得ることかでＤ（Ｚ） きる。予定した利得特性がＨ（ｚ）−前の伝達関数によ
って表わされる場合、主軸のまわりの斯かる利得特性を
逆反転させることによって得られる減衰特性はＨ／（ｚ
）　−１、Ｎ（ｚ　）−の伝達関数にょＨ（Ｚ）　　　
Ｄ（Ｚ） って表わすことができる。このことがら明らかなように
、Ｉ（（駒の零点はＨ’（幻の極と一致し、その逆にＨ
（ｚ）の極はＨ’（ｚ　）の零点と一致する。従って、
　Ｈ（Ｚ）の零点に一定値を割り当て、かつその極を変
えることによって所定の一連の利得特性が得られる。こ
の状態を反転し、がっＨ’（Ｚ）の零点を変えることに
よってＨ’（Ｚ　）の極をＨ（ｚ）の零点と一致ぎせて
、Ｈ’（ｚ）の極をＨ（ｚ）の極と一致させれば、上記
・所定の一連の利得特性と同一であるが、主軸に対して
は逆反転される一連の減衰特性が得られる。

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　　Ａ−Ｖ、　　ｏｐｐｅｎ−１ｉｅｉｍ、　　Ｒ，Ｗ
、　　５ｃｈａｆｅｒ、　　Ｐｒｅｎｔｉｃｅ−）ｆａ
ｌｌ、　　ｌＮ０（１Ｇ７５）、　　（ｌ５ＢＮ　　０
−１８−２１４ｆ３８５−５　　ン。

４、　　　　Ｔｅｒｍｉｎｏｌｏｇｙ　　ｉｎ　　Ｄｉ
ｇｉｔａｌ　　Ｓｉｇｎａｌ　　ｐｒｏｏｅｓｓｉｎｇ
；Ｌ、Ｒ，Ｒａｂｉｎａｒ　ａｔ　ａｌ、ＸＥＢＥ　Ｔ
ｒａｎｓａｃｔｉｏｎｓｓ　ｏｎムｕｄｉｏ　ａｎｄ　
Ｋｌｅｃｔｒｏａｃｏｕｇｔｉｃｓ、　ＶＯｌ、　ＡＵ
−２０ｅＤ６Ｃｅｌｌｂ６１ｒ　１９７Ｌ　２１１ｇ１
３Ｂ　１３２ｍ−８８’ｌ。

Ｄ、実施例の説明 以下図面につき本発明を説明する。

第１図は本発明によるディジタル式音質調節装置の第１
例を示すブロックｍ図であり、これは巡回形ディジタル
フィルタ１と、スイッチング装置２と、メモリ手段８と
、制御回路部とを具えている。この音質関節装髪はディ
ジタル形態て供給ざ、れるオーディオ信号ｘ　（ｎ）の
低音（バス）または高音（トレブル］を調節するものと
する。この場合、ディジタルフィルタ１のオーダは１に
等しく選定して、このフィルタの２変換した伝達関数Ｈ
（ｚ）が（ｚ＋ａ）／（ｚ−ｂ）に比例し、従ってこの
伝達ｒＪＩｌ数がＺ　−−ａの場合に１つの零点を有し
、がつｚ−＋ｂの場合に１つの極を有するようにするこ
とができる。

例えば参考文部８および４に見られるようなディジタル
信号処理の理論から一般に既知のように、斯様な伝達関
数は極めて種々の方法で作製されるディジｆｉｙｖｙイ
ルタによって実現することができる。第１図に示すディ
ジタルフィルタ１は信号入力端子１０１．信号出力端子
１ｏ２および係数入力端子１０８と１０４を有している
。ディジタルオーディオ信号ｘ（ｎ）を信号入力端子１
０１に供給し、フィルタ１にでろ渡したディジタルオー
ディオ信号ｙ（ｎ）を信号出方端子ｌａｇに発生させる
。このディジタルフィルタは第１加算器１０５と、第１
遅延装置１０６と、第１乗算装置１０？を具えている。

これらの素子によって形成される回路は巡回形ディジタ
ルフィルタの非巡回部分を表わす。斯かる巡回形ディジ
タルフィルタは上記非巡回部分以外に、第２加算器１０
８と、第２遅延装置１０９と、第２乗算装置１ｔ１１０
とを含む巡回部分も有している。各遅延装置１０６−ａ
よび１０９の遅延時間はディジタルオーディオ信号ｘ（
ｎ）に関連するサンプリング周期に等しくする。

第１乗算装置１０７０入力端子をフィルタ係数Ｎを受信
する係数入力端子１０８に接続する。第２乗算装置１１
０の入力端子をフィルタ係数ｐを受信する係数入力端子
１０４に接続する。

スイッチング装置８は８個め係数入力端子２０１および
２０２と、３個の係数出力端子８０８および８０４と、
！個の制御信号入力端子８０６８よび２０６とを有して
いる。上記係数出力端子２０８および２０４は巡回形デ
ィジタルフィルタｌの係数入力端子１０８および１０４
にそれぞれ接続する。係数入力端子２０１および２０１
１をＡＮＤ−ゲート回路２０１〜．ｔＩＯおよびＯＲ−
ゲー）回路２１１と２１２を介して係数出力端子ｓｏｓ
′８よび９０４に接続する。制御信号入力端子２０６に
提供される論理制御信号Ｑ（ｔ）をムＮＤ−ゲート回路
２０フおよび２０９に供給し、制御信号入力端子２０５
に提供される論理制御信号出力″５１（ｔ）をＡＮＤ−
ゲート回路２０８および２１０に供給する。なお−、Ｑ
　（ｔ）はＱ　（ｔ）を論理反転したものを表わす。斯
かるスイッチング装ｆＩ１２はつぎのように動作する。

Ｑ　（ｔ）　−１とすれば、係数入力端子２０１に供給
ぎれるフィルタ係数はＡＮＤ−ゲート回路２０７および
ＯＲ−ゲート回路２１１を介して係数出力端子２０δ、
従ってディジタルフィルタ１の係数入力端子１０８を介
して第１乗算装置１０テの入力端子に供給でれる。これ
と同時に、係数入力端子２０２に供給されるフィルタ係
数がムＮＤ−ゲート回路ｚ０９およびＯＲ−ゲート回路
！１２を介して係数出力端子２０４・従ってディジタル
フィルタ１の係数入力端子１Ｇ４を経て第３乗算装置１
１０の入力端子に供給される。

この際、ディジタルフィルタ１の伝達関数は例えば新規
にＨ（Ｚ）に等しくなる。Ｑ　（ｔ）　−０、従って７
ｊ２　（ｔ）　−１の場合には係数入力端子１０１に提
供されるフィルタ係数がＡＮＤ−ゲート回路２１０およ
びＯＲ−ゲート回路２１２を経て第２乗算装置１１０に
供給される。これと同時に係数入力端子２０２に提供さ
れる係数がＡＮＤ−ゲート回路２０８およびＯＲ−ゲー
　ト回路２１１を経て第１乗算装置１０７に供給される
。この結果、ディジタルフィルタ１の伝達関数ハこｃｎ
　際ＨＩＣｚ）　−節に等しくなる。

メモリ手段８は係数出力端子２１０１およびδＯＸと、
制御入力端子８０δとを有している。係数出力端子８０
１および８０２をスイッチング装置２の係数入力端子ｇ
ｅｌおよび２０２にそれぞれ接続する。このメモリ手段
８は他にフィルタ係数の最初の第１サブグループを記憶
する第１メモリフイールドδ０４と、フィルタ係数の第
２サブグループを各々記憶する６個の第８メモリフイー
ルド８０５　（１）　ｔ　−−−−８０５（５）も具え
ている。

第１１１に示すディジタルフィルタは一次フィルタであ
り、その伝達関数は１つの零点と、１つの極を有するだ
けであるため、フィルタ係数の各サブグループは僅か１
つのフィルタ係数によって形成され、各メモリフィール
ドは１つのメモリ位置を具えるだけである。メモリフィ
ールド２１０４のメモリ位置に記憶されるフィルタ係数
ａ。、。を係数出力端子δＯ１を経てスイッチング装置
２の係数入力端子ｚＯ１に絶えず供給する。メモリフィ
ールドｇ　ｏ　！（ｉ）のメモリ位置に記憶されるフィ
ルタ係数ｂｉ、ｏ　（ここにｉ−１，！１，８，４．Ｉ
ｓ）は係数出力端子８０２を経てスイッチング装置２・
の係数入力端子２ｏｚに供給することができる。

５個の第１１メ％ｌＪフィールドａ　ｏ　５（ｉ）　〜
３０５（５）はＲＯＭに一緒に組込むことができ、これ
らのメモリフィールドはこれらに接続したアドレスデコ
ーダ８０６によって個々にアドレスすることができ、上
記アドレスデコーダ８０６には制御入力端子８０δに与
えられるアドレスコードを供給する。

出発点として、先ずアドレスフード０００　；００１ｉ
０１０ｉ−−−１１１を提供し得るものとする。ここで
、特にアドレスコードｏｏｏを与える場合には、メモリ
フィールド８０５　（ｉ）がいずれもアドレスされず、
ディ）タルフィルタｌにはフィルタ係Ｗｋｂ、。が全く
供給されないものとする。しかし、アドレスコードｏｏ
ｌが与えられ“る場合には、フィルタ係数ｂ□、。がデ
ィジタルフィルタｌに供給される０アドレスコード０１
０が与えられる場合には、フィルタ係数ｂ　　がディ３
．０ ジタルフィルタｌに供給され、以下同様に各アドレスフ
ードによってフィルタ係数す、。がディジタＡ／−フィ
ルタに供給される。本例では８つの値をとり得るδビッ
トのアドレスコードの内の５つのアドレスコードだけを
用いて５個の第２メモリフイールドをアドレスする。実
際上、フィルタ係数ｂｉｌＯハゝｂｍｌＯがｂｍ−ｘ、
ｏ　（’−こにｍ−２，３゜４．５）以下となるように
選定すると共に配列するＯ 上述したアドレスコードおよび論理制御信号Ｑ　（ｔ）
とＱ　（ｔ）を制御回路４によって発生させる。

制御回路４はメモリ手段δの制御入力端子３０８に接続
するアドレスコード出力端子４０１を有している。さら
にこの制御回路４は、スイッチング装置２の制御信号入
力端子２０５および２０６にそれぞれ接続する第１およ
び第２制御信号出力端子４０Ｂおよび４０８を有してい
る。斯かる制御回路４はアップ−カウントする入力端子
゛＋”と、ダウン−カウントする入力端子”−”とを有
している４ビツトのアップ−ダウンカウンタ４０４も具
えている。これらの２つの入力端子はそれぞれスイッチ
４０１５および４０６を介して例えばｌＨｚ以下の周波
数のり田ツクパルスを発生するり胃ツ・クパルス発生器
４０７の出力端子に接続する。スイッチ４０５および４
０６は手動操作することができ、このためにクロックパ
ルスはカウンタ４０４の２つの入力端子の内の一方に供
給して、このカウンタが各パルスに対して順次１６個の
計数位置ｏ０００；ｏ００ｔ＋ｏ０１１；−−−０１１
１；１００１ｉ−−−１１１１の内の１つの興なる計―
■−−−甲一 数位置をとるようにすることができる。上記計数位置を
示す数の内で、アンダーラインを付したビットは最上位
ビット（以後ＭＳＢと略称する）を表わす。この）［Ｓ
Ｂはカウンタ４０４のＭ８Ｔ３出力端子４０８にて取り
出すことができ、これをＤ−７リツプ・）ｐツブ４１０
のＤ−入力端子に供給する。

斯かる７リツプー７０ツブのり田ツクパルス入力端子（
即ち、Ｃ−入力端子）は遅延装置４１１を介してり四ツ
クパルス発生器４０テの出力端子に接続する。この遅延
装置４１１の遅延時間は、計数位置が愛化した後で、し
かもつぎのクロックパルスが発生する以前に、斯かる遅
延装置の出力端子にクリックパルスが発生するように選
定する。

論理制御信号Ｑ　（ｔ）は７リツプ・７四ツブ４１０の
Ｑ−出力端子に発生し、この論理制御信号の論理値はＭ
ＳＢに等しい。アリップーフ四ツブ４１０のＱ−出力端
子には制御信号可（１）が発生し、この信号の論理値は
ＭＳＨの論理反転値ｉに等しい。

信号Ｑ　（ｔ）およびｉ：１（ｔ）をそれぞれ制御信号
出方端子４０８および４０ｇを経てスイッチング装置２
に供給する。

計数位置の他の８つのビットはコードワード（これを後
に残留ワードと称する）を成し、このコードワードはカ
ウンタ４０４の出力端子４０９から取り出すことができ
、これを制御信号可（ｔ）とＱ　（ｔ）によって制御さ
れる２個のＡＮＤ−ゲート回路４１！および４１８に供
給する。ＡＮＤ−ゲート回路４１δの出力端子はＯＲ−
ゲート回路＋１４の一方の入力端子に直接接続し、ＡＮ
Ｄ−ゲート回路４１ｍの出力端子はインバータ回路４１
５を介してＯＲ−ゲート回路４１４の他方の入力端子に
接続する。このＯＲ−ゲート回路４１４の出方端子は制
御回路番のアドレスコード出力端子４０１１に接続する
。

Ｑ　（ｔ）　−１で、かつカウンタ４０４が例えば残留
ワード０１０を供給する場合、このワードはアドレスコ
ードとしてアドレスデコーダ８０６に直接供給され、か
つフィルタ係ａｂ、、ｏがディジタルフィルタｌの巡回
部分における乗算装置１１０に供給される。

Ｑ　（ｔ）−ｏ、従ッテＱ　（ｔ）　−ｔ　（ｍチＭｓ
ｕ　−０）で、しかも残留ワードが１０１に相当する場
合、この残留ワードはインバータ回路４１！５に供給さ
れて、その残留ワードの各ビットが反転されて、反転残
留ワード０１０となり、これがＯＲ−ゲート回路４１４
を介してアドレスデコーダδｏ６にアドレスコードとし
て供給され、これに応答して再びフィルタ係数す、。が
係数出力端子８０２に現−われるも、この場合には斯か
るフィルタ係数はディジタルフィルタｌの非巡回部分に
おける乗算装置１０７に供給される。

第ｍａ図は係１１ａ、、、ノ値を０．９８１５に等し′
く選定し、かつこの図に示す値をフィルタ係数す、。に
順次割り当てた場合に、第１図に示す音質Ｉｌ＃装置に
よって得られる低音部調節用の一連の伝達特性を示した
ものである。

第２ｂ図は係数ａ。１ｏの値を０．９０００に等しく選
定し、かつこの図に示す値をフィルタ係数す土、。に順
次割り当てた場合に′、第１図に示す音質調節装置によ
って得られる高音部調節用の一連の伝達特性を示したも
のである。

前述したように、所望な伝達関数は極めて種々な方法で
作製されるディジタルフィルタによって実現することが
できる。第１図に示す音質調節装置に用いられる巡回形
ディジタルフィルタｌでは巡回部分と非巡回部分とが互
いに完全に分かれている。しかし、巡回形ディジタルフ
ィルタは成る素子が巡回および非巡回部分の双方に共通
となるように作製することもできる。つまり、巡回形フ
ィルタを第８図に示すように作製することができる。こ
の巡回形ディジタルフィルタは信号入力端子１０１と、
信号出力端子ｌｏｇと、係数入力端子ｌＯδおよび１０
４とを有している。ざらにこ１のフィルタは２個の加算
器１０５および１０ｇと、２個の乗算装置１０７および
１１０も具えている０この例の巡回形ディジタルフィル
タには１個の遅延装置１０６があるだけである。この場
合、フィルタの巡回部分は素子１０８．１０６および１
１０を含む回路によって形成され、非巡回部分は素子１
０５．１０６および１０７を具えている回路によって形
成される。

第１１ｉＵに示したディジタル式の音質調節装置の例で
は、−次の巡回形ディジタルフィルタを用いるため、斯
かる音質調節装置は低音または高音部調節用に特に好適
である。しかし斯かる音質調節装置を等化目的用に用い
る必要がある場合には、斯かる巡回形ディジタルフィル
タを少なくとも二次の巡回形ディジタルフィルタとして
、その伝達関数が少なくともｆつの零点と、２つの極を
有するようにする必要がある。

第４図は二次の巡回形ディジタルフィルタｌを用いるデ
ィジタル式の音質調節装置の例を示すブロックＳ図であ
り、この例はその大部分が第１図の例の回路に対応する
が、相違点はつぎに列記する点である。即ち、 ｌ）信号入力端子１０１．信号出力端子１０２゜係数出
力端子ｌＯδおよび１０４．加算器１０５および１０８
．遅延装置１０６１乗算装置１０７および１１０以外に
、この第４図に示す例における二次の巡回形ディジタル
フィルタＩは係数入力端子１１１および１１ｇ、加算器
１１８および１１４、乗算装置１１５および１１６．遅
延装置１１７も具えている。第４図に示す巡回形ディジ
タルフィルタは周知の構造をしており、これは素子１０
８，１０６，１１７，１１０，１１６゜１１４を含む巡
回部分と、素子１０６，１１７゜１０７．１１５．１０
５．１０８を含む非巡回部分とを具えている。

１）第４ＷＪの例におけるスイッチング装置２は二重構
造のものであり、これは第１図に既に示したムＮＤ−ゲ
ート回路２０７〜ｊＢ１Ｇと、ＯＲ−ゲート回路Ｉｌｌ
およびｆｆ１ｌｆｆｉとで形成する元のスイッチング回
路以外に、この元のスイッチング回路と□同一構成で、
ＡＮＤ−ゲート回路２１８〜ｚ１６と、ＯＲ−ゲート回
路２１７および２１８とで形成する第２のスイッチング
回路も具えている。この＃！２スイッチング回路は係数
入力端子２１９および２２０ｔ−係数出力端子２２１お
よび２２２に接続する。この例の場合にも係数出力端子
２０２１および２０４をディジタルフィルタ１の係数入
力端子１０８および１０４に接続し、係数出力端子２２
１および２２２をディジタルフィルタｌの係数人力端子
ｌｌｌおよび１１２にそれぞれ接続する。

墨）　第４図の例におけるメモリ手段８は係数出力端子
３０１および８ＯＮ以外にスイッチング装置ｆの係数入
力端子２１９およびｇｇｏに接続する係数出力端子δｏ
７および３０８も有している。

第４ｍに示すフィルタは二次のディジタルフィルタであ
り、しかもその伝達Ｍ数は２つの零点以外に震つの極も
有しているため、この場合のフィルタ係数の各サブグル
ープは２つのフィルタ係数で構成される。特に、フィル
タ係数の第１サブグル°−プは第１メモリフイールド８
０４のメモリ位置に記憶されるメモリ係数ａ。、０とａ
ｏｌ、によって形成し、これらのメモリ係数ａ　および
ａ。、１を絶０．０ えず係数出力端子３０１および８０７にそれぞれ供給す
る。フィルタ係数の各第２サブグループも第２メモリフ
イールドａ　０５　（ｉ）のメモリ位置に各々記憶され
る２つのフィルタ係数ｂｉ、ｏおよび１ｂ土、□（ここ
にｉ−１，２，２１，４，５）によって形成し、これら
のフィルタ係数を係数出力端子８０２および８０８にそ
れぞれ供給することができる。これら２つのメモリフィ
ールドの各々は、第１図につき述べた方法でアドレスデ
コーダδ０６によってアドレスすることができ、アドレ
スデコーダ８０６には第１図に示した制御回路と同様な
構成のものとし得る制御回路１によって発生させること
のできるアドレスコードを供給する。

【図面の簡単な説明】

第１ｇ！！Ｉは低音部または高音部調節用の本発明によ
るディジタル式音質員節装置の第１例を示すプルツクＨ
Ｗに 第＊＊図は第１ｓ！Ｉに示す音質調節装置で得ることの
できる一連の低音部調節特性を示す図；第ｓｂ図は第１
図に示す音質関節装置で得ることのできる一連の高音部
制御特性を示す図：第Ｓｗ：Ｉは第１図に示す音質調節
装置に使用する巡回形ディジタルフィルタの他の例を示
すプ四ツク線図； 第４図は例えば等化目的用に特に好適なディジタル式音
質調節装置の第２例を示すブ冒ツク線図である・ １…巡＠形ディジタルフィルタ ８・・・スイッチング装置　８・・・メモリ手段４・・
・制御回路　　　　　１０５・・・第１加１ｉ回路１０
６・・・第１遅延装置　　１０７・・・第１乗算装置１
０ｍ１・・・第１加算回路　　１０９・・・第２遅延装
置１１０・・・第２乗算装置　　１１８．１１４・・・
加算器・１１５．１１６・・・乗算装置　　１１７・・
・遅延装置１０７、１０ｇ、　ｇｏｓ、　ｇｌｏ、　　
ｇｌａ、　１ｍ１４．１１５．　ｇｌａ　−・・ムＮＤ
−ゲート回路 ！１１．　！１１．　！１１７．　ｇｌａ・・・ＯＲ−
ゲート回路８０４・・・＃！１メモリフィールド ８０５　（１）〜８ｏ５（５）・・・第８メモリフイー
ルド８０６・・・アドレスデコーダ ４０４・・・アツプーダウンヵウ°ンタ４０５ｊ　４０
６・・・スイッチ ４０７・・・りｐツクパルス発生器 ４１０…Ｄ−フリップｅフロップ ４１１・・・遅延装置 ４１４、４１：８−Ａ　Ｎ　Ｄ　−ケ−）　６路４１４
・・・ＯＲ−ゲート回路 ４１５・・・インバータ回路。

Claims (1)

1. 【特許請求の範囲】 １　ディジタル形態にて利用し得るオーディオ信号の周
   波数成分の振帽および位相を制御するための装置にあっ
   て、前記周波数成分が予定した周波数帯域内に位置し、
   前記装置が巡回部分と非巡回部分とを有している巡回形
   ディジタルフィルタを具えており、該フィルタにはディ
   ジタルオーディオ信号を供給せしめ、前記各部分によっ
   て、メモリ手段に記ｔｊ１されるフィルタ係数を受信す
   るようにしたディジタル式音質調節装置において、 −前記メモリ手段をフィルタ係数の内の単一の第１ザブ
   グループだけを記憶させる第１メモリフイールドと、多
   数の第２メモリフイールドとに分け、各第２メモリフイ
   ールドにはフィルタ係数の各第２サブグループを記憶だ
   せニ ー　第１メモリフイールドに記憶されたフィルタ係数の
   第１サブグループを前記非巡回部分または巡回部分のい
   ずれか一方に供給すると共にフィルタ係数の第１サブグ
   ループが供給されない方の部分にフィルタ係数の第２サ
   ブグループを供給するための手段を設けた： ことを特徴とするディジタル式音質調節装置。