JPS58170213A - 電圧比較回路 - Google Patents
電圧比較回路Info
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- JPS58170213A JPS58170213A JP57051369A JP5136982A JPS58170213A JP S58170213 A JPS58170213 A JP S58170213A JP 57051369 A JP57051369 A JP 57051369A JP 5136982 A JP5136982 A JP 5136982A JP S58170213 A JPS58170213 A JP S58170213A
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- output
- amplification
- node
- clock
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/0038—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller (comparing pulses or pulse trains according to amplitude)
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/10—Measuring sum, difference or ratio
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
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- Physics & Mathematics (AREA)
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- Manipulation Of Pulses (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本ａ明は，電圧比較−路Ｖこ係り、特にアナログーティ
ジタル（ Ａ／ｌ） ）コンバータ、ディジタル−アナ
ログ（ Ｄ／Ａ ）コンバータに用いて好適な電圧比較
回路に−するものである。
ジタル（ Ａ／ｌ） ）コンバータ、ディジタル−アナ
ログ（ Ｄ／Ａ ）コンバータに用いて好適な電圧比較
回路に−するものである。
従来，電圧比較回路は文献” ＭＯｎｏｌｉｔｈｉｃ
ｉ３ｘｐａｎｄａｂｌｅ６ ｂｉｔ ２０ ＭＨｚ Ｃ
ＭＯ８／８０８ Ａ／Ｄ ｃｏｎｖｅｒｔｏｒ″’７９
ＩＥＥｋＪ ｏｆ ８，８．Ｃ， ｖｏｌ， ８Ｃ−
１４あるいは米国公報Ｖ８Ｆ３６７６７０２、 ％許日
Ｊｕｌｙ １１， １９７２等に示されている。
ｉ３ｘｐａｎｄａｂｌｅ６ ｂｉｔ ２０ ＭＨｚ Ｃ
ＭＯ８／８０８ Ａ／Ｄ ｃｏｎｖｅｒｔｏｒ″’７９
ＩＥＥｋＪ ｏｆ ８，８．Ｃ， ｖｏｌ， ８Ｃ−
１４あるいは米国公報Ｖ８Ｆ３６７６７０２、 ％許日
Ｊｕｌｙ １１， １９７２等に示されている。
従来例の電圧比較回路を第１図乃至第５図に使い以下説
明する。第１図は従来の電圧比較回路を示す回路図であ
る。第２図は第１図に示す電圧比較回路へを制御するク
ロックφ１，φ２の波形を示す図である。第１図におい
て，φ１：ーｖｓｓ（”０゜）、φ２二＋ＶＤＤ（”１
”）の場合、入力信号Ｍｉｎｔはトランスファゲート（
１）がクロックφ１．φ８によって開き、ノード（２）
の電圧■ｃは入力信号Ｖｉｎ！となるＯ即ちｓ Ｖｃ−
Ｖｉｎｚである。ここでトランスファゲートはｎチャン
ネルアゲート（４）が開き、ノード（５）にアンプ（６
ンの出力電圧ＶＯｕｔが帰還される０ここで第３図は、
アンプ（６）の入出力特性を示す図である。館３図にお
いて横軸にアンプの人力電圧Ｖｉを縦軸にアンプの出力
電圧をとると、アンプの入出力特性曲線はｌ［Ａに示す
ようになり、ｔた。入力と出力を短絡した直流帰還特性
曲線は曲＠Ｂに示すようになる。従って、第１図に示す
ノード（５）の電圧ＶｉＦｉ絶３図に示す曲線ム、Ｂの
交点即ち１．電圧■ｏｐとなる。以下−ＩＪＩＩＡ、Ｂ
の交点の入力端子を増幅動作点電圧と定義する。つまり
Ｖｉ＝Ｖｏｕｔ、＝ｖｏｐである０次に。
明する。第１図は従来の電圧比較回路を示す回路図であ
る。第２図は第１図に示す電圧比較回路へを制御するク
ロックφ１，φ２の波形を示す図である。第１図におい
て，φ１：ーｖｓｓ（”０゜）、φ２二＋ＶＤＤ（”１
”）の場合、入力信号Ｍｉｎｔはトランスファゲート（
１）がクロックφ１．φ８によって開き、ノード（２）
の電圧■ｃは入力信号Ｖｉｎ！となるＯ即ちｓ Ｖｃ−
Ｖｉｎｚである。ここでトランスファゲートはｎチャン
ネルアゲート（４）が開き、ノード（５）にアンプ（６
ンの出力電圧ＶＯｕｔが帰還される０ここで第３図は、
アンプ（６）の入出力特性を示す図である。館３図にお
いて横軸にアンプの人力電圧Ｖｉを縦軸にアンプの出力
電圧をとると、アンプの入出力特性曲線はｌ［Ａに示す
ようになり、ｔた。入力と出力を短絡した直流帰還特性
曲線は曲＠Ｂに示すようになる。従って、第１図に示す
ノード（５）の電圧ＶｉＦｉ絶３図に示す曲線ム、Ｂの
交点即ち１．電圧■ｏｐとなる。以下−ＩＪＩＩＡ、Ｂ
の交点の入力端子を増幅動作点電圧と定義する。つまり
Ｖｉ＝Ｖｏｕｔ、＝ｖｏｐである０次に。
］
Ｉ り１：Ｉ Ｆ ４１ φｌ＝＋Ｖ１）ＤＣ”
１”）＋φ２ニーＶ、、（”０” ）の場合はトランス
ファゲート（１）、 （４）は閉じ、かわってトランス
ファゲート（８）が開き、ノード（りの電圧■ｃは。
１”）＋φ２ニーＶ、、（”０” ）の場合はトランス
ファゲート（１）、 （４）は閉じ、かわってトランス
ファゲート（８）が開き、ノード（りの電圧■ｃは。
人力電圧Ｖｉｎｘが入力され■ｃ二Ｖｉｎ１となる。こ
こでコンデンサ四の両端の電位差は変化しないから。
こでコンデンサ四の両端の電位差は変化しないから。
ノード（５）の電位Ｖｉはノード（２）の電圧変化分、
即ち、（Ｖｉ旧−Ｖｉｎｓ）だけ変化する。従って、ノ
ート（５）の電位Ｖｉは Ｖ’１＝（Ｖｉｎｔ ’＋ｎｘ）＋ｖｏｐとなる０ア
ンプのゲインをＫ（＜０）とすれば、出力電圧ＶＯｕｔ
はＶｏｕｔ＝”（Ｖｉｎｌ Ｖｉｎ２）＋Ｖｏｐ’・
’（１９式となり、入力イロ号Ｖ ｉｎｌとＶ１ｎ！と
の差電圧を増−した出力電圧が出力される。第４図、纂
５図は第１図に示す回路の出力波形を示す図である。第
４図第５図において。
即ち、（Ｖｉ旧−Ｖｉｎｓ）だけ変化する。従って、ノ
ート（５）の電位Ｖｉは Ｖ’１＝（Ｖｉｎｔ ’＋ｎｘ）＋ｖｏｐとなる０ア
ンプのゲインをＫ（＜０）とすれば、出力電圧ＶＯｕｔ
はＶｏｕｔ＝”（Ｖｉｎｌ Ｖｉｎ２）＋Ｖｏｐ’・
’（１９式となり、入力イロ号Ｖ ｉｎｌとＶ１ｎ！と
の差電圧を増−した出力電圧が出力される。第４図、纂
５図は第１図に示す回路の出力波形を示す図である。第
４図第５図において。
クロックφ１の波形Ｃとともに点線で理想出力曲線りを
実線で出力波形Ｂを示している。ここでｍ想出力ａａｉ
ｉとは（１）式を満足する曲線を意゛昧する。第４図、
第５図に示すように、φ１が”Ｏ″になる毎Ｖｃ、出力
■。ｕｔ Ｆｉｖ。、にセットされるため、第４図にボ
／すようにφ１の周期が蚤い場合つまりサンプリ
ング周ｔｌｔ数が低い場合には、出力ｖｏｕｔが理想出
力曲線りに運するが、第５図に示すようにサンプリング
周波数が萬くなると、出力ｖｏｕｔが理想曲線ＤＫ：Ｊ
Ｍしなくなる。これは、第１図に示すアンプ（６）の入
力信号に対する立上がり、立下がりの応答により変化し
、これによって正確な電圧比較を行なうことので龜るす
ンプリング周波数の上限が人定されるＯ 従って、第１図に示す従来例であれに、サンプリング周
波数により、低周波電圧利得が変化する。
実線で出力波形Ｂを示している。ここでｍ想出力ａａｉ
ｉとは（１）式を満足する曲線を意゛昧する。第４図、
第５図に示すように、φ１が”Ｏ″になる毎Ｖｃ、出力
■。ｕｔ Ｆｉｖ。、にセットされるため、第４図にボ
／すようにφ１の周期が蚤い場合つまりサンプリ
ング周ｔｌｔ数が低い場合には、出力ｖｏｕｔが理想出
力曲線りに運するが、第５図に示すようにサンプリング
周波数が萬くなると、出力ｖｏｕｔが理想曲線ＤＫ：Ｊ
Ｍしなくなる。これは、第１図に示すアンプ（６）の入
力信号に対する立上がり、立下がりの応答により変化し
、これによって正確な電圧比較を行なうことので龜るす
ンプリング周波数の上限が人定されるＯ 従って、第１図に示す従来例であれに、サンプリング周
波数により、低周波電圧利得が変化する。
このため、従来回路によって充分なゲインを得るには、
増−鯵の帯域をサンプリング周波数根皮まで広ける必蒙
があった。
増−鯵の帯域をサンプリング周波数根皮まで広ける必蒙
があった。
本発明は上記点に鑑みなされたもので、第１゜第２の入
力信号を交互に出力するスイッチング手段と、このスイ
ッチング手段の一方の出力偵号に一期して所定の電圧を
発生する増幅動作点電圧発生手段と、この増幅動作点電
圧発生手段と前記スイッチング手阪関に接続された容量
性素子と、この容量性素子と前記増幅動作点電圧発生手
段とのの出７］ＡＫＩＷ１期してｌｌｌ記１！ｌ、第２
の人力悟号の＆電圧を出力し保持する保持手段とを具備
したことを％倣とする電圧比較回路を提供することを目
的とするものである。
力信号を交互に出力するスイッチング手段と、このスイ
ッチング手段の一方の出力偵号に一期して所定の電圧を
発生する増幅動作点電圧発生手段と、この増幅動作点電
圧発生手段と前記スイッチング手阪関に接続された容量
性素子と、この容量性素子と前記増幅動作点電圧発生手
段とのの出７］ＡＫＩＷ１期してｌｌｌ記１！ｌ、第２
の人力悟号の＆電圧を出力し保持する保持手段とを具備
したことを％倣とする電圧比較回路を提供することを目
的とするものである。
以下、実施例に従って本＠明を評細に脱明する、縞６図
乃至第９図は、本発明に係る電圧比較回路を示す図であ
る。纂６図または第７図はクロック−１，φ意によって
制御されるスイッチを単チャンネルＭＯ８）う／ジスタ
で構成した場合を示し、第８図１たは、第９１＠ｌはス
イッチをＣＭＵ８ ）ランジスタで構成し九場合を示す
。単チャンネルＭＯ８）ランジスタで構成する場合、第
６図、第７図に示すＮチャネルＭＯ８）ランジスタに限
らすＰチャネルＭＯ８）ランジスタでも構成することが
できる。
乃至第９図は、本発明に係る電圧比較回路を示す図であ
る。纂６図または第７図はクロック−１，φ意によって
制御されるスイッチを単チャンネルＭＯ８）う／ジスタ
で構成した場合を示し、第８図１たは、第９１＠ｌはス
イッチをＣＭＵ８ ）ランジスタで構成し九場合を示す
。単チャンネルＭＯ８）ランジスタで構成する場合、第
６図、第７図に示すＮチャネルＭＯ８）ランジスタに限
らすＰチャネルＭＯ８）ランジスタでも構成することが
できる。
第１０図または第１１１ｉｉは制御用クロックφ１．φ
２の波形−を示す図である。
２の波形−を示す図である。
纂６図に示すように第１．第２の入力信号■ｉｎｔ＋Ｖ
ｉｎ＊が入力され、これら入力信号Ｖｉｎｉ、■ｉ。２
はスイッチング手段例えば第１θ図またＦｉ第１１図に
示すクロックφｌ＋φ２によって制御されるｎチャネル
△−に出力される。例えばクロックφ、ニー■８．（“
０”）。
ｉｎ＊が入力され、これら入力信号Ｖｉｎｉ、■ｉ。２
はスイッチング手段例えば第１θ図またＦｉ第１１図に
示すクロックφｌ＋φ２によって制御されるｎチャネル
△−に出力される。例えばクロックφ、ニー■８．（“
０”）。
か゛
φ２−＋ＶＤＤＣ１“）の場合、トランジスタ味オンし
。
。
トランジスタ６ＸＪがオフしているため、ノード−の電
圧■ｃは第２の人力信号Ｖｉｎｘである。つまりｖｃ＝
Ｖｔｎｚ（”）となる。ここでＶｉｎｌ（’）は■ｉｎ
２のｎ回目のサンプル値を示す。またノード−に接続さ
れた容量性素子、たとえはコンデンサ（Ｃｃ）の他端ノ
ーら ドーには同じくクロックＮによって制御されたｎチャネ
ルＭＯ８）ランシスターによって基準電圧■。
圧■ｃは第２の人力信号Ｖｉｎｘである。つまりｖｃ＝
Ｖｔｎｚ（”）となる。ここでＶｉｎｌ（’）は■ｉｎ
２のｎ回目のサンプル値を示す。またノード−に接続さ
れた容量性素子、たとえはコンデンサ（Ｃｃ）の他端ノ
ーら ドーには同じくクロックＮによって制御されたｎチャネ
ルＭＯ８）ランシスターによって基準電圧■。
が印加され、ノード−の電位■１はＶｉ二■、となる。
次にり０ツクφ１．φ２がφ１：＋ＶＤＤ（” １ ＝
）＋φ２＝−Ｖ、、（”０”）になるとｎチャネルト
ランジスタ６１）、（／ｌ）がオンしｎチャネルトラン
ジスター−がオフして、ノード−の電圧は第１の人力信
号Ｖｉｎｌとなる。こむでコンデンサ（Ｃｃ）の両端の
電位差は変化しないから、ノード−の電位ｖ１はノード
−の電位変化分、即ち’ （Ｖｉｎｌ（ｆｌ） Ｖ
ｉｎｌ（ｎ））だけ変化する。従ツーｃノーｙ６２の電
位■ａｌはＶａｉ＝ＣＭｉｎｔ（ｎ）Ｖｔｎｚ（ｎ））
＋Ｖｒとなる０次に増幅手段１例えばアンプまたはソー
スフォロワ回路σ勾の増ｌｌ１Ｉ度をＫとすると、アン
プまたはソースフォロワ回路を通して、出力電圧ｖｏｕ
ｔ はｖＯｕｔ”Ｋ・（Ｖｉｎｌ（”）−Ｖｉｎｚ（
［１））＋Ｖｒとなる。ここで電圧■、を第３図に示し
たようにアンプまたはソースフォロワ−路ａ４の増幅動
作点電圧■ｏｐに設定しておくと出力電圧■。ｕｔはＶ
ｏｕｔ＝Ｋ”（Ｖｉｎｘ（ｎ） Ｖｉｎｚ（ｎ））＋Ｖ
ｏｐとなる。
）＋φ２＝−Ｖ、、（”０”）になるとｎチャネルト
ランジスタ６１）、（／ｌ）がオンしｎチャネルトラン
ジスター−がオフして、ノード−の電圧は第１の人力信
号Ｖｉｎｌとなる。こむでコンデンサ（Ｃｃ）の両端の
電位差は変化しないから、ノード−の電位ｖ１はノード
−の電位変化分、即ち’ （Ｖｉｎｌ（ｆｌ） Ｖ
ｉｎｌ（ｎ））だけ変化する。従ツーｃノーｙ６２の電
位■ａｌはＶａｉ＝ＣＭｉｎｔ（ｎ）Ｖｔｎｚ（ｎ））
＋Ｖｒとなる０次に増幅手段１例えばアンプまたはソー
スフォロワ回路σ勾の増ｌｌ１Ｉ度をＫとすると、アン
プまたはソースフォロワ回路を通して、出力電圧ｖｏｕ
ｔ はｖＯｕｔ”Ｋ・（Ｖｉｎｌ（”）−Ｖｉｎｚ（
［１））＋Ｖｒとなる。ここで電圧■、を第３図に示し
たようにアンプまたはソースフォロワ−路ａ４の増幅動
作点電圧■ｏｐに設定しておくと出力電圧■。ｕｔはＶ
ｏｕｔ＝Ｋ”（Ｖｉｎｘ（ｎ） Ｖｉｎｚ（ｎ））＋Ｖ
ｏｐとなる。
次にクロックφ１．φ８が再びφｌ：ｌ−■ｓｓ（”０
“）、φ２二十ｖＤＤ（・１・）になるとトランジスタ
６υ、σｌはオフし、トランジスター、＠はオンし、
（ｎ＋１）回目のサンプル値Ｖｉｎｚ（”＋１）を人力
し、／ −トロ４１（７）１［圧ｖｃａ■ｃ二Ｖ□ｚ（
ｎ＋１）となる。一方、出方電圧Ｖ。ｕｔはトランジス
タＣＩＩがクロックφ１によってオフするため、ＴＩン
デンすＣｆによってｎ回目のサンプル値が保持されてお
６ｖ。ｕｔ＝Ｋ（Ｖｉｎｌ（”） Ｖｉｎｚ（ｎ）＋Ｖ
ｏｐ Ｏ値を保持している。ここでコンデンサＣ（は保
持用のコンデンサであり、ｗ学的につくがあるいは積極
的につけたものである。 ′ 従って出力電圧はｎ回目のサン１リング値ｖｉｎｔ（ｎ
）とＶｉｏｚ（”）との差電圧を出力したあと、次の（
ｎ＋１）回目のサンプリング値Ｍｉｎｔ（ｎ＋１）とＶ
ｉｎｚ（ｎ＋１）との差電圧を出力するまでの間は、ト
ランジスタｒｌＩがオフするため第１２図、第１３図に
示すようにｎ回目のサンプル値即ち＊ Ｖｏｕｔ＝Ｋ”
（Ｍｉｎｔ（ｎ）’ｌｏｇ （ｎ））１−Ｖｏｐを保持
する。第１２図、 嬉１３ｂ１ｍオいて１点線は理想出
力曲線り、実線はクロック−１による出力曲線Ｅを示し
、第１２図はサンプリング周波数が低い場合、第１３図
はサンプリング周波数が高い場合を示す。以上説明した
ように本発明によれば人力信号Ｖ、。１（ｎ）とＶｔｎ
ｚ（”）をサンプルし、かつ保持する機能を有するため
、サンプリング周波数が高くな−）ても出力ｖｏｕｔが
理想出力曲線に達する九め低周波電圧利得が下がること
はない。
“）、φ２二十ｖＤＤ（・１・）になるとトランジスタ
６υ、σｌはオフし、トランジスター、＠はオンし、
（ｎ＋１）回目のサンプル値Ｖｉｎｚ（”＋１）を人力
し、／ −トロ４１（７）１［圧ｖｃａ■ｃ二Ｖ□ｚ（
ｎ＋１）となる。一方、出方電圧Ｖ。ｕｔはトランジス
タＣＩＩがクロックφ１によってオフするため、ＴＩン
デンすＣｆによってｎ回目のサンプル値が保持されてお
６ｖ。ｕｔ＝Ｋ（Ｖｉｎｌ（”） Ｖｉｎｚ（ｎ）＋Ｖ
ｏｐ Ｏ値を保持している。ここでコンデンサＣ（は保
持用のコンデンサであり、ｗ学的につくがあるいは積極
的につけたものである。 ′ 従って出力電圧はｎ回目のサン１リング値ｖｉｎｔ（ｎ
）とＶｉｏｚ（”）との差電圧を出力したあと、次の（
ｎ＋１）回目のサンプリング値Ｍｉｎｔ（ｎ＋１）とＶ
ｉｎｚ（ｎ＋１）との差電圧を出力するまでの間は、ト
ランジスタｒｌＩがオフするため第１２図、第１３図に
示すようにｎ回目のサンプル値即ち＊ Ｖｏｕｔ＝Ｋ”
（Ｍｉｎｔ（ｎ）’ｌｏｇ （ｎ））１−Ｖｏｐを保持
する。第１２図、 嬉１３ｂ１ｍオいて１点線は理想出
力曲線り、実線はクロック−１による出力曲線Ｅを示し
、第１２図はサンプリング周波数が低い場合、第１３図
はサンプリング周波数が高い場合を示す。以上説明した
ように本発明によれば人力信号Ｖ、。１（ｎ）とＶｔｎ
ｚ（”）をサンプルし、かつ保持する機能を有するため
、サンプリング周波数が高くな−）ても出力ｖｏｕｔが
理想出力曲線に達する九め低周波電圧利得が下がること
はない。
第７図は、第６図と同様、クロックφ１．φ２によって
制御されるスイッチに単チャネルＭＯ８）ランシスタで
構成し友ものである。第６図と−Ｊ−１ｉ所はＩｒ２」
−符号を付している。嬉７図は、ｎチャネルＭＯ８）ラ
ンシスターに印加されるクロックを絹６図においてφ２
であったものをφＩＫ変えた場合である。こうすること
によって、まずスイッチ−Ｕ−がオンし、ノード−の電
圧ｖｃはｖｃ＝■１ｎ１（ｎ）、ノード−の電位ｖ１は
Ｖ４＝Ｖｒとなる。次にスイッチ劫σＱがオンしてノー
ド−の電圧■。はＶ。二Ｖｉｎｚ （ｎ） −Ｖｉｎｔ
（ｎ） トナｋ）、／ ｌ’ｆｆ１ｏ１を圧Ｖ５１１
ｒｉＶ２ｉ”Ｖｉｎｌ（ｎ）−Ｖｉｎｔ （ｎ ＋＋Ｖ
ｒとなる。そして出カ゛電圧ｖ。ｕｔは■。ｕｔ ＝’
（Ｖｉｎｌ（ｎ）−Ｔｉｎｔ （ｎ） ）＋Ｖｙとなる
。ここで基準電圧■、をアンプσ尋の増幅動作点電圧Ｖ
。ｐに設定しておくと出力電圧■。ｕｔは■。ｕｔ ＝
Ｋ（Ｖｔｎ２（ｎ）−Ｖｉｎｌ（ｎ））＋Ｖ となる
。従って第７図ではスイッチｐ −に印加するクロ、りを変えることによって比較する入
力信号の被比較入力信号を変えることが可能である。
制御されるスイッチに単チャネルＭＯ８）ランシスタで
構成し友ものである。第６図と−Ｊ−１ｉ所はＩｒ２」
−符号を付している。嬉７図は、ｎチャネルＭＯ８）ラ
ンシスターに印加されるクロックを絹６図においてφ２
であったものをφＩＫ変えた場合である。こうすること
によって、まずスイッチ−Ｕ−がオンし、ノード−の電
圧ｖｃはｖｃ＝■１ｎ１（ｎ）、ノード−の電位ｖ１は
Ｖ４＝Ｖｒとなる。次にスイッチ劫σＱがオンしてノー
ド−の電圧■。はＶ。二Ｖｉｎｚ （ｎ） −Ｖｉｎｔ
（ｎ） トナｋ）、／ ｌ’ｆｆ１ｏ１を圧Ｖ５１１
ｒｉＶ２ｉ”Ｖｉｎｌ（ｎ）−Ｖｉｎｔ （ｎ ＋＋Ｖ
ｒとなる。そして出カ゛電圧ｖ。ｕｔは■。ｕｔ ＝’
（Ｖｉｎｌ（ｎ）−Ｔｉｎｔ （ｎ） ）＋Ｖｙとなる
。ここで基準電圧■、をアンプσ尋の増幅動作点電圧Ｖ
。ｐに設定しておくと出力電圧■。ｕｔは■。ｕｔ ＝
Ｋ（Ｖｔｎ２（ｎ）−Ｖｉｎｌ（ｎ））＋Ｖ となる
。従って第７図ではスイッチｐ −に印加するクロ、りを変えることによって比較する入
力信号の被比較入力信号を変えることが可能である。
第８図、第９Ｅは第６図、第７図において説明したスイ
ッチを０ＭＯ８）ランシスタによって構成し友場合であ
る。同一箇所は同一符号で示す。第８図に示す実施例が
第６図に示す実施例と、第９図に示す実施例が第７図に
示す実施例と同様の動作をする。この場合、クロック波
形は第１０図に示すクロックを使用することが必要であ
る。
ッチを０ＭＯ８）ランシスタによって構成し友場合であ
る。同一箇所は同一符号で示す。第８図に示す実施例が
第６図に示す実施例と、第９図に示す実施例が第７図に
示す実施例と同様の動作をする。この場合、クロック波
形は第１０図に示すクロックを使用することが必要であ
る。
また、第６図、第７図に示すようにスイッチをＮチャネ
ルトランジスタで構成した場合は、クロックφ１．φ２
は第１１図に示すように同時に°０°の期間があるクロ
ックのほうがよい。同時に′０”の期間があるためクロ
ックφ１によって制御されるスイッチとクロックφ２に
よって制御されるスイッチが一方がオンあるいはオフし
てから、オフあるいはオンし、確実な動作をすることが
できる。
ルトランジスタで構成した場合は、クロックφ１．φ２
は第１１図に示すように同時に°０°の期間があるクロ
ックのほうがよい。同時に′０”の期間があるためクロ
ックφ１によって制御されるスイッチとクロックφ２に
よって制御されるスイッチが一方がオンあるいはオフし
てから、オフあるいはオンし、確実な動作をすることが
できる。
次に第６図乃至第９図において示したアンプσ◆の実施
例を第１４図（ａ）〜（ｆ）に示す。１８１４図（ａ）
〜（ｅＪはＮチャネルＭＯ８）シンジスタを用いｔ（
場合で図中ＥＦｉエンリンスメント型トランジスタＤＦ
ｉデプレッシ璽ン型トランジスタ、ＶＢは直流バイアス
電圧を示す。９１４図（ｆ）はＣＭＯ８）ランジスタを
用い九場合でおる。尚、第１４図ｔｉｎ）〜（ｅｌ）に
おいて、ＮチャネルＭＯ８）ランジスタを示したがこれ
のみなら−ｆＰｆヤネルＭ（ＪＳ）ランジスタでも同様
に構成できる。
例を第１４図（ａ）〜（ｆ）に示す。１８１４図（ａ）
〜（ｅＪはＮチャネルＭＯ８）シンジスタを用いｔ（
場合で図中ＥＦｉエンリンスメント型トランジスタＤＦ
ｉデプレッシ璽ン型トランジスタ、ＶＢは直流バイアス
電圧を示す。９１４図（ｆ）はＣＭＯ８）ランジスタを
用い九場合でおる。尚、第１４図ｔｉｎ）〜（ｅｌ）に
おいて、ＮチャネルＭＯ８）ランジスタを示したがこれ
のみなら−ｆＰｆヤネルＭ（ＪＳ）ランジスタでも同様
に構成できる。
第１５図（ａ）〜（Ｃ）に増一手段としてソースフォロ
ワを用いる場合を示す。＠１４図と同様、Ｅはエンノ１
ンスメント型トランジスタ、Ｄはデプレツシ目ン型トラ
ンジスタ、ＶＢは直流バイアス電圧を示す。
ワを用いる場合を示す。＠１４図と同様、Ｅはエンノ１
ンスメント型トランジスタ、Ｄはデプレツシ目ン型トラ
ンジスタ、ＶＢは直流バイアス電圧を示す。
第１６図は基準電圧ｖｒ発生回路を示す実施例である。
第１６図に示すように、増幅手段としてのアンプと同一
構成を有する回路を設け、その入力に出力をＷｊＬｆＩ
Ｌ的に帰還することにより基準電圧■、を得る（ハ）路
である。この基準電圧■ｒＦｉ第３図に示すように増幅
動作点電圧ｖｏｐＫ等しい電圧となる。
構成を有する回路を設け、その入力に出力をＷｊＬｆＩ
Ｌ的に帰還することにより基準電圧■、を得る（ハ）路
である。この基準電圧■ｒＦｉ第３図に示すように増幅
動作点電圧ｖｏｐＫ等しい電圧となる。
第１７図は、増幅手段としてのアンプが低利得の場合本
しくはソースフォロワを用いた場合の基準電圧Ｖｒ発生
回路の実施例でおる。増幅手段が低々１」得なため入力
直流電圧が多少変わっても動作に支障をきたすことはな
い。
しくはソースフォロワを用いた場合の基準電圧Ｖｒ発生
回路の実施例でおる。増幅手段が低々１」得なため入力
直流電圧が多少変わっても動作に支障をきたすことはな
い。
第１５図、第１７因に示す回路においても前述同様Ｎチ
ャネルＭＯ８）ランジスタのみならずＰチャネルＭＯ８
）ランジスタで本同様に構成できる。
ャネルＭＯ８）ランジスタのみならずＰチャネルＭＯ８
）ランジスタで本同様に構成できる。
以上、＊明したように、本願発明によれば、電圧比較出
力を増幅し、保持する機能を有するため。
力を増幅し、保持する機能を有するため。
サンプリング周波数が高くなっても出力電圧が理想出力
曲線に達するため低周波電圧利得が＝トがることはない
。
曲線に達するため低周波電圧利得が＝トがることはない
。
従って、低周ｒＩＬ電圧利得が、サンプリング周波数依
存性を持たない丸め、従来に比べ、より正確な電圧比較
値を得ることができる。
存性を持たない丸め、従来に比べ、より正確な電圧比較
値を得ることができる。
従って１本願発明はＡ／Ｄコンバータ、 ＩＪ／Ａコン
バータのみならず分割電極型ＣＯＤのトランスバーサル
フィルタの出力回路にも応用することができる。
バータのみならず分割電極型ＣＯＤのトランスバーサル
フィルタの出力回路にも応用することができる。
【図面の簡単な説明】
第１図は、従来の電圧比較（ロ）路を示す図、第２図は
、第１図に示す電圧比較回路を制御するクロックの波形
図、＃！３図はアンプの入力出特性を示す卸、第４図ま
たはＷ、５図は、１７ｐＪ１図に示す電圧比較回路の出
力波形を示す図、ｗＪ６図乃至第９図は本発明に係る電
圧比較回路を示す図、第１０１ｄ。 絽１１図はそれぞれ第８図、第９図または第６図、第７
図に示す電圧比較回路を制御するクロックの波形図、無
１２図、餠１３図は本発明に係る電圧比路 較ＩｇＩｐ出力波形を示す図、第１４図はアンプの柚々
の実施例を示す図、第１５図はソースフォロワの樵々の
実施例を示す図、譲１６図、第１７図は基準電圧発生回
路を示す図である。図において Ａ・・・アンプの入出力特性曲線。 Ｂ・・直ｆＩｔ噛遺籍性曲線。 ｖｏ、・・・増幅動作点電圧、
′Ｖｉｎ１・・・第１の入力信号、 ■ｌｎ２・・・第２の入力信号。 ６１、４１２．６８．７０・・・スイッチ。 ６０、６４．７２・・・ノード。 Ｃｃ・・・容量性素子。 Ｃｆ・・・保持用容量性素子、 ７４・・・保持手段。 ■、・・・基準電圧。 ■ヮｔ１・・出力電圧、 Ｅ・・・出力液形 Ｄ・・・理想出力曲線。 （７３１７）代理人 弁理士 則 近 唐 佑（ほか１
名） 輩１図 第２図 策３図 一■ 第４図 −７、Ｃ 輩５０ 第６０ ｙ 策３図 ′ｆ；ｑ図 輩ｌθ図 ＄１１図 輩１２図 策ｆ５図 ′ｆｔｂ図 ｆｔ７図 ｖ５ｓ
、第１図に示す電圧比較回路を制御するクロックの波形
図、＃！３図はアンプの入力出特性を示す卸、第４図ま
たはＷ、５図は、１７ｐＪ１図に示す電圧比較回路の出
力波形を示す図、ｗＪ６図乃至第９図は本発明に係る電
圧比較回路を示す図、第１０１ｄ。 絽１１図はそれぞれ第８図、第９図または第６図、第７
図に示す電圧比較回路を制御するクロックの波形図、無
１２図、餠１３図は本発明に係る電圧比路 較ＩｇＩｐ出力波形を示す図、第１４図はアンプの柚々
の実施例を示す図、第１５図はソースフォロワの樵々の
実施例を示す図、譲１６図、第１７図は基準電圧発生回
路を示す図である。図において Ａ・・・アンプの入出力特性曲線。 Ｂ・・直ｆＩｔ噛遺籍性曲線。 ｖｏ、・・・増幅動作点電圧、
′Ｖｉｎ１・・・第１の入力信号、 ■ｌｎ２・・・第２の入力信号。 ６１、４１２．６８．７０・・・スイッチ。 ６０、６４．７２・・・ノード。 Ｃｃ・・・容量性素子。 Ｃｆ・・・保持用容量性素子、 ７４・・・保持手段。 ■、・・・基準電圧。 ■ヮｔ１・・出力電圧、 Ｅ・・・出力液形 Ｄ・・・理想出力曲線。 （７３１７）代理人 弁理士 則 近 唐 佑（ほか１
名） 輩１図 第２図 策３図 一■ 第４図 −７、Ｃ 輩５０ 第６０ ｙ 策３図 ′ｆ；ｑ図 輩ｌθ図 ＄１１図 輩１２図 策ｆ５図 ′ｆｔｂ図 ｆｔ７図 ｖ５ｓ
Claims (1)
- 【特許請求の範囲】 （１）第１．第２の入力信号を交互に出力するスイッチ
ング手段と、このスイッチング手段の一方の出力信号に
同期して所定の電圧を発生する増幅動作点電圧発生手段
と、この増幅動作点電圧発生手段と前記スイッチング手
段間に接続された容量性素子と、この容量性素子と前記
増幅動作点電圧発生手段の差電圧を出力し保持する保持
手段とを具備し九ことをｑ＃徴とする電圧比較回路。 （匂前記増一手段を少なくと４１段ｉンブで構成したこ
とを！黴とする前記特許請求の範囲第１項記載の電圧比
較回路。 （３）前記増幅動作点電圧発生手段を前記増幅手段と岡
−構成のアンプの出力端と入力端を接続することＫよっ
て栴成し九ことを特徴とする特許鯖求の範８Ｍ２項記載
の電圧比較回路。 （４）前記増幅手段をソース・フォロア回路で構成した
ことを特徴とする前記特許請求の範囲第１項記載の電圧
比較回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051369A JPS58170213A (ja) | 1982-03-31 | 1982-03-31 | 電圧比較回路 |
| EP83102906A EP0090349B1 (en) | 1982-03-31 | 1983-03-23 | Voltage comparator circuit |
| DE8383102906T DE3360761D1 (en) | 1982-03-31 | 1983-03-23 | Voltage comparator circuit |
| US06/480,002 US4845383A (en) | 1982-03-31 | 1983-03-29 | High frequency voltage comparator circuit |
| CA000424882A CA1225744A (en) | 1982-03-31 | 1983-03-30 | Voltage comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051369A JPS58170213A (ja) | 1982-03-31 | 1982-03-31 | 電圧比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58170213A true JPS58170213A (ja) | 1983-10-06 |
Family
ID=12885022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57051369A Pending JPS58170213A (ja) | 1982-03-31 | 1982-03-31 | 電圧比較回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4845383A (ja) |
| EP (1) | EP0090349B1 (ja) |
| JP (1) | JPS58170213A (ja) |
| CA (1) | CA1225744A (ja) |
| DE (1) | DE3360761D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0250619A (ja) * | 1988-08-12 | 1990-02-20 | Toshiba Corp | アナログ−ディジタル変換回路 |
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| JPH07117559B2 (ja) * | 1986-03-29 | 1995-12-18 | 株式会社東芝 | 電圧比較回路 |
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| JPH03179920A (ja) * | 1989-12-08 | 1991-08-05 | Mitsubishi Electric Corp | サンプルホールド回路装置 |
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| US8385498B2 (en) * | 2006-05-31 | 2013-02-26 | Kenet, Inc. | Boosted charge transfer circuit |
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| US3818246A (en) * | 1971-04-06 | 1974-06-18 | Ibm | Switching circuits particularly useful for analog-to-digital converters |
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-
1982
- 1982-03-31 JP JP57051369A patent/JPS58170213A/ja active Pending
-
1983
- 1983-03-23 EP EP83102906A patent/EP0090349B1/en not_active Expired
- 1983-03-23 DE DE8383102906T patent/DE3360761D1/de not_active Expired
- 1983-03-29 US US06/480,002 patent/US4845383A/en not_active Expired - Lifetime
- 1983-03-30 CA CA000424882A patent/CA1225744A/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0250619A (ja) * | 1988-08-12 | 1990-02-20 | Toshiba Corp | アナログ−ディジタル変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0090349B1 (en) | 1985-09-11 |
| US4845383A (en) | 1989-07-04 |
| EP0090349A1 (en) | 1983-10-05 |
| DE3360761D1 (en) | 1985-10-17 |
| CA1225744A (en) | 1987-08-18 |
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