JPS60218923A - スイッチドキャパシタンスを使用するシグマ・デルタ変調器 - Google Patents
スイッチドキャパシタンスを使用するシグマ・デルタ変調器Info
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- JPS60218923A JPS60218923A JP60050677A JP5067785A JPS60218923A JP S60218923 A JPS60218923 A JP S60218923A JP 60050677 A JP60050677 A JP 60050677A JP 5067785 A JP5067785 A JP 5067785A JP S60218923 A JPS60218923 A JP S60218923A
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- H03M3/30—Delta-sigma modulation
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- H03M3/346—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by suppressing active signals at predetermined times, e.g. muting, using non-overlapping clock phases
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- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
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- Theoretical Computer Science (AREA)
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- Oscillators With Electromechanical Resonators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Electrotherapy Devices (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の技術分野]
この発明は、スイッチドキャパシタンス信号入力手段お
よび信号処理手段の縦続接続を具備し、前記入力手段は
タイミング信号を出力するタイミング手段と、キャパシ
タ手段と、前記タイミング信号によって制御されるスイ
ッチング手段とを備え、前記入力手段は、アナログ入力
信号および前記処理手段によって与えられたアナログフ
ィードバック信号をサンプリングし、代数的に加算する
”ことができるスイッチドキャパシタンスフイードバッ
ク制御回路に関するものである。
よび信号処理手段の縦続接続を具備し、前記入力手段は
タイミング信号を出力するタイミング手段と、キャパシ
タ手段と、前記タイミング信号によって制御されるスイ
ッチング手段とを備え、前記入力手段は、アナログ入力
信号および前記処理手段によって与えられたアナログフ
ィードバック信号をサンプリングし、代数的に加算する
”ことができるスイッチドキャパシタンスフイードバッ
ク制御回路に関するものである。
U発明の技術的背景]
そのような制御回路はベルギー特許第895656号明
細書に記載されている。それにおいてはキャパシタンス
手段は2個のキャパシタを備え、それらは入力およびフ
ィードバック信号をそれぞれサンプリングする入力手段
中で使用されており、それ数制御回路の正確な動作を行
なうためにはこれらのキャパシタンスは正確に同じ値を
有していなければならない。しかしながら、これを実現
することは非常に困難である。
細書に記載されている。それにおいてはキャパシタンス
手段は2個のキャパシタを備え、それらは入力およびフ
ィードバック信号をそれぞれサンプリングする入力手段
中で使用されており、それ数制御回路の正確な動作を行
なうためにはこれらのキャパシタンスは正確に同じ値を
有していなければならない。しかしながら、これを実現
することは非常に困難である。
[発明の概要]
この発明の目的は、上述の形式のものであるが、より正
確な特性を有するフィードバック制御回路を提供するこ
とである。
確な特性を有するフィードバック制御回路を提供するこ
とである。
この発明によれば、これは前記のキャパシタンス手段が
単一のキャパシタンスを有することによって達成される
。
単一のキャパシタンスを有することによって達成される
。
すなわち、入力およびフィードバック信号は同じキャパ
シタンスを使用して処理され、そのためキャパシタンス
整合の問題は存在しない。
シタンスを使用して処理され、そのためキャパシタンス
整合の問題は存在しない。
この発明はまたアナログ入力信号をデジタル的に符号化
するためのシグマ−デルタ変調装置に関する。この変調
装置は前記スイッチドキャパシタンスフィードバック制
御回路を具備することを特徴としている。
するためのシグマ−デルタ変調装置に関する。この変調
装置は前記スイッチドキャパシタンスフィードバック制
御回路を具備することを特徴としている。
この発明のシグマ−デルタ変調装置においては、前記処
理手段は、前記サンプリングされ、加算された入力信号
およびフィードバック信号を積分し、アナログ出力信号
を出力することのできる積分手段と、前記アナログ出力
信号に応じたデジタル出力信号を与えるアナログ−デジ
タル変換器と、前記アナログ出力信号に応じたフィード
バック信号を与えるデジタル−アナログ変換器とを具備
し、前記入力信号はサンプリングされ、同時に、前記両
度換器は前記タイミング信号の第1のもの中それによっ
て動作され、一方前記タイミング信号の第2のもの中そ
れによって前記フィードバラ列信号がサンプリングされ
、前記入力信号およびフィードバック信号は加算され、
積分され、前記タイミンク信号は重ならず、サンプリン
グ期間を定めている。
理手段は、前記サンプリングされ、加算された入力信号
およびフィードバック信号を積分し、アナログ出力信号
を出力することのできる積分手段と、前記アナログ出力
信号に応じたデジタル出力信号を与えるアナログ−デジ
タル変換器と、前記アナログ出力信号に応じたフィード
バック信号を与えるデジタル−アナログ変換器とを具備
し、前記入力信号はサンプリングされ、同時に、前記両
度換器は前記タイミング信号の第1のもの中それによっ
て動作され、一方前記タイミング信号の第2のもの中そ
れによって前記フィードバラ列信号がサンプリングされ
、前記入力信号およびフィードバック信号は加算され、
積分され、前記タイミンク信号は重ならず、サンプリン
グ期間を定めている。
したがって、サンプリング期間が比較的短い場合にも、
入力およびフィードバック信号のサンプリングおよび変
換器の動作のために比較的長い時間を利用することがで
きる。
入力およびフィードバック信号のサンプリングおよび変
換器の動作のために比較的長い時間を利用することがで
きる。
前述のベルギー特許明細書には、冒頭に記載したような
スイッチドキャパシタンスフィードバック制御回路を具
備するシグマ−デルタ変調装置が記載されており、その
処理手段はサンプリングされ、加算された入力信号およ
びフィードバック信号を積分してアナログ出力を出力す
ることのできる積分手段と、前記アナログ出力信号に応
じてデジタル出力信号を出力する1ビットアナログ−デ
ジタル変換器と、前記出力信号に応じて前記フィードバ
ック信号を出力する1ビットデジタル−アナログ変換器
とを備えている。
スイッチドキャパシタンスフィードバック制御回路を具
備するシグマ−デルタ変調装置が記載されており、その
処理手段はサンプリングされ、加算された入力信号およ
びフィードバック信号を積分してアナログ出力を出力す
ることのできる積分手段と、前記アナログ出力信号に応
じてデジタル出力信号を出力する1ビットアナログ−デ
ジタル変換器と、前記出力信号に応じて前記フィードバ
ック信号を出力する1ビットデジタル−アナログ変換器
とを備えている。
この従来の変調装置においては、アナログ−デジタル(
AD>変換器はD型フリップ70ツブが後続するアナロ
グ比較器によって構成され、またデジタル−アナログ(
DA)変換器はゲート手段によって構成されている。比
較器、D型フリップ70ツブおよびDA変換器はサンプ
リング期間の第1の期間の別々の第1、第2および第3
の期間(充電時間)中に動作し、サンプリング期間はさ
らに第2の期間(放電期間)を有している。第3の期間
中も入力およびフィードバック信号はサンプリングされ
前記2個のキャパシタンス中に蓄積され、第2の期間中
に入力およびフィードバック信号は加算され、積分され
る。比較器とD型フリップフロップは連続する別々の期
間に動作されるため、サンプリング周波数が例えばIM
Hzのような比較的高い場合にはこれらの期間の一方或
いは両方が短すぎることがあり、そのため比較器の出力
信号はそれが7リツプ70ツブ中に登録される瞬間には
まだ充分に安定されないことがあり或いは、およびこの
フリップ70ツブの出力信号がゲート手段に供給される
瞬間にはまだ充分に安定されないことがある。このよう
な場合には明らかに変調装置の正確度は不利な影響を受
ける。
AD>変換器はD型フリップ70ツブが後続するアナロ
グ比較器によって構成され、またデジタル−アナログ(
DA)変換器はゲート手段によって構成されている。比
較器、D型フリップ70ツブおよびDA変換器はサンプ
リング期間の第1の期間の別々の第1、第2および第3
の期間(充電時間)中に動作し、サンプリング期間はさ
らに第2の期間(放電期間)を有している。第3の期間
中も入力およびフィードバック信号はサンプリングされ
前記2個のキャパシタンス中に蓄積され、第2の期間中
に入力およびフィードバック信号は加算され、積分され
る。比較器とD型フリップフロップは連続する別々の期
間に動作されるため、サンプリング周波数が例えばIM
Hzのような比較的高い場合にはこれらの期間の一方或
いは両方が短すぎることがあり、そのため比較器の出力
信号はそれが7リツプ70ツブ中に登録される瞬間には
まだ充分に安定されないことがあり或いは、およびこの
フリップ70ツブの出力信号がゲート手段に供給される
瞬間にはまだ充分に安定されないことがある。このよう
な場合には明らかに変調装置の正確度は不利な影響を受
ける。
上述のおよびその他のこの発明の目的および特徴は添附
図面を参照した以下の実施例の説明によって最もよく理
解されるであろう。
図面を参照した以下の実施例の説明によって最もよく理
解されるであろう。
[発明の実施例]
図示のスイッチドキャパシタフィードバック制御回路は
前記ベルギー特許第895656号明細書に記載された
ような形式のシグマ−デルタ回路である。
前記ベルギー特許第895656号明細書に記載された
ような形式のシグマ−デルタ回路である。
この変調装置はタイミング回路で発生される第2図に示
されるようなタイミングパルス波形01N。
されるようなタイミングパルス波形01N。
01P、02N、02Pによって制御される。
01 Nと01 Pならびに02Nと02Pはそれぞれ
相補型の波形であり、01N、OIPは02N。
相補型の波形であり、01N、OIPは02N。
02Pと重ならない。これらの各パルス波形は1M H
Zの周波数すなわち1マイクロ秒のサンプリング周期T
を持ち、タイミングパルスP1.Pi。
Zの周波数すなわち1マイクロ秒のサンプリング周期T
を持ち、タイミングパルスP1.Pi。
P2.P2は3/8.Tに等しい継続時間を有する。
フィードバック制御回路の順方向通路は信号人力Uおよ
び信号出力Zを備え、入力U1フィードバック信号人力
Bおよび出力りを有する第1の入力手段IM1、入力り
および出力Xを有する第1の積分手段IM2、入力x1
フィードバック人力Bおよび出力Eを有する第2の入力
4手段IM3、入力E1出力Wを有する第2の積分手段
IM4および入力Wおよび出力Zを有する1ビットアナ
ログ−デジタル変換器ADCの縦属接続を備えている。
び信号出力Zを備え、入力U1フィードバック信号人力
Bおよび出力りを有する第1の入力手段IM1、入力り
および出力Xを有する第1の積分手段IM2、入力x1
フィードバック人力Bおよび出力Eを有する第2の入力
4手段IM3、入力E1出力Wを有する第2の積分手段
IM4および入力Wおよび出力Zを有する1ビットアナ
ログ−デジタル変換器ADCの縦属接続を備えている。
この制御回路のフィードバック路は前記最後に挙げた出
力Zと第1および第2の入力手段IM1および1M3の
両者のフィードバック人力Bとの間に結合された1ビッ
トデジタル−アナログ変換器DACによって構成されて
いる。
力Zと第1および第2の入力手段IM1および1M3の
両者のフィードバック人力Bとの間に結合された1ビッ
トデジタル−アナログ変換器DACによって構成されて
いる。
第1の入力手段IMIはサンプリングキャパシタC1お
よび関連する電子スイッチ811.812および821
.822を備え、第1の積分手段IM2は作動増幅器O
A1およびキャパシタC2を備えている。これらの各ス
イッチはソースとドレイン電極が互いに接続され、ゲー
ト電極が前記相補パルス波形01N、01Pまたは02
N、02Pにより制御されるPMO8l−ランジスタお
よびNMOSトランジスタによって構成されている。
よび関連する電子スイッチ811.812および821
.822を備え、第1の積分手段IM2は作動増幅器O
A1およびキャパシタC2を備えている。これらの各ス
イッチはソースとドレイン電極が互いに接続され、ゲー
ト電極が前記相補パルス波形01N、01Pまたは02
N、02Pにより制御されるPMO8l−ランジスタお
よびNMOSトランジスタによって構成されている。
例えばスイッチ311はソース電極とドレイン電極が互
いに接続され、ゲート電極がそれぞれパルス波形01P
および01Nにより制御されるPMO8t−ランジスタ
P1およびNMOSトランジスタN1によって構成され
ている。入力UおよびBはそれぞれスイッチS11およ
びS21を介してキャパシタC1の一方の電極に接続さ
れ、その他方の電極は基準電圧、例えばもつと詳しく説
明すればスイッチS12を通って接地電位点に接続され
ると共にスイッチS21を通って作動増幅器OAIの反
転入力りに接続されている。作動増幅器OA1の非反転
入力は同じ基準電位、すなわちS12と同じ接地電位に
接続されている。積分キャパシタC2は作動増幅器OA
1の反転入力と出力Xとの間に接続されている。
いに接続され、ゲート電極がそれぞれパルス波形01P
および01Nにより制御されるPMO8t−ランジスタ
P1およびNMOSトランジスタN1によって構成され
ている。入力UおよびBはそれぞれスイッチS11およ
びS21を介してキャパシタC1の一方の電極に接続さ
れ、その他方の電極は基準電圧、例えばもつと詳しく説
明すればスイッチS12を通って接地電位点に接続され
ると共にスイッチS21を通って作動増幅器OAIの反
転入力りに接続されている。作動増幅器OA1の非反転
入力は同じ基準電位、すなわちS12と同じ接地電位に
接続されている。積分キャパシタC2は作動増幅器OA
1の反転入力と出力Xとの間に接続されている。
第2の入力手段IM3は前記第1の入力手段IM1と同
一であり、サンプリングキャパシタC3および関連する
電子スイン≠S13.S14および823.824を備
え、第2の積分手段IM4は作動増幅器OA2およびキ
ャパシタC4を備えている。
一であり、サンプリングキャパシタC3および関連する
電子スイン≠S13.S14および823.824を備
え、第2の積分手段IM4は作動増幅器OA2およびキ
ャパシタC4を備えている。
1ビットアナログ−デジタル変換器ADCは比較器CO
を備え、それはベルギー特許第897771号明細書に
記載されたのと同じ形式のものである。
を備え、それはベルギー特許第897771号明細書に
記載されたのと同じ形式のものである。
この比較器COは第1の信号人力Wと、接地された第2
の信号入力INとを有し、それぞれトランジスタP2
、N2およびP3.N3で構成された2個の同一のイン
バータINVIおよびINV2を備えている。トランジ
スタP2 、N2のゲート電極およびトランジスタp3
、N3のゲート電極はそれぞれ共通に接続されインバ
ータの入力11゜I2を構成する。また、これらのトラ
ンジスタ対のドレイン電極は互いに接続されそれぞれイ
ンバータ出力01.02を構成する。インバータ出力0
1はインバータ入力I2に接続され、インバータ出力0
2は同様にインバータ人力■1に接続される。電源VD
D−5ボルトはパルス波形O1Pによって制御されるト
ランジスタP4のソース・ドレイン路を通ってトランジ
スタP2とP3の共通接続されたソース電極に接続され
ている。トランジスタN2とN3の共通接続されたソー
ス電極はパルス波形01Nによって制御されるトランジ
スタN4のドレイン・ソース路を通って電源VSS=−
5SSニー5ボルトている。比較器COの信号人力Wは
トランジスタN5のドレイン・ソース路を通ってインバ
ータ入力11に接続され、一方比較器COの入力INは
接地されると共に他方のインバータ入力12にトランジ
スタN6のドレイン・ソース路を通って接続されている
。
の信号入力INとを有し、それぞれトランジスタP2
、N2およびP3.N3で構成された2個の同一のイン
バータINVIおよびINV2を備えている。トランジ
スタP2 、N2のゲート電極およびトランジスタp3
、N3のゲート電極はそれぞれ共通に接続されインバ
ータの入力11゜I2を構成する。また、これらのトラ
ンジスタ対のドレイン電極は互いに接続されそれぞれイ
ンバータ出力01.02を構成する。インバータ出力0
1はインバータ入力I2に接続され、インバータ出力0
2は同様にインバータ人力■1に接続される。電源VD
D−5ボルトはパルス波形O1Pによって制御されるト
ランジスタP4のソース・ドレイン路を通ってトランジ
スタP2とP3の共通接続されたソース電極に接続され
ている。トランジスタN2とN3の共通接続されたソー
ス電極はパルス波形01Nによって制御されるトランジ
スタN4のドレイン・ソース路を通って電源VSS=−
5SSニー5ボルトている。比較器COの信号人力Wは
トランジスタN5のドレイン・ソース路を通ってインバ
ータ入力11に接続され、一方比較器COの入力INは
接地されると共に他方のインバータ入力12にトランジ
スタN6のドレイン・ソース路を通って接続されている
。
両トランジスタN5およびN6はパルス波形02Nによ
り制御される。インバータ出力01および02は比較器
の出力を構成する。比較器出力01はノアゲートG1の
第1の反転入力に接続され、そのノアゲートG1の第2
の反転入力はパルス波形02Nにより制御される。一方
、比較器出力02はノアゲートG2の第1の反転入力に
接続され、そのノアゲートG2の第2の反転入力もパル
ス波形02Nにより制御される。ノアゲートGl 、G
2は同一構造であり、出力01と02のそれぞれには同
じ負荷が接続されるべきであるためにゲートG2はダミ
ーとして使用される。ゲートG1は出力Zを有している
。
り制御される。インバータ出力01および02は比較器
の出力を構成する。比較器出力01はノアゲートG1の
第1の反転入力に接続され、そのノアゲートG1の第2
の反転入力はパルス波形02Nにより制御される。一方
、比較器出力02はノアゲートG2の第1の反転入力に
接続され、そのノアゲートG2の第2の反転入力もパル
ス波形02Nにより制御される。ノアゲートGl 、G
2は同一構造であり、出力01と02のそれぞれには同
じ負荷が接続されるべきであるためにゲートG2はダミ
ーとして使用される。ゲートG1は出力Zを有している
。
前述の1ヒットデジタルーアナ口、グ変換器DACは人
力Zおよび出力Bを具備し、前述のものと類似したスイ
ッチ315.83およびG4ならびにインバータINV
3およびINV4をそなえている。人力Zは、直列に接
続されたG15およびINV3を通ってスイッチS3お
よびG4の第1の制御入力に接続されると共に直列に接
続された815、INV3、INv4を通ってこれらノ
スイッチ83I5よびG4の第2の制御入力に接続され
、これらのスイッチは全て反対に制御される。スイッチ
S3およびG4は出力Bにそれぞれ基準電圧b−vまた
はb−−vを供給することができる。
力Zおよび出力Bを具備し、前述のものと類似したスイ
ッチ315.83およびG4ならびにインバータINV
3およびINV4をそなえている。人力Zは、直列に接
続されたG15およびINV3を通ってスイッチS3お
よびG4の第1の制御入力に接続されると共に直列に接
続された815、INV3、INv4を通ってこれらノ
スイッチ83I5よびG4の第2の制御入力に接続され
、これらのスイッチは全て反対に制御される。スイッチ
S3およびG4は出力Bにそれぞれ基準電圧b−vまた
はb−−vを供給することができる。
■および一■はそれぞれ2.5ボルトおよび−2,5ボ
ルトである。
ルトである。
変調装置の動作を説明する前に、以下変換器ADOの機
能について検討する。
能について検討する。
02NのP2および02PのP2の各パルス中、両トラ
ンジスタN5とN6は導電性になる。トランジスタN5
が導電性であるため、OA2の出力電位がサンプリング
され、比較器COのインツク−に蓄積される。
ンジスタN5とN6は導電性になる。トランジスタN5
が導電性であるため、OA2の出力電位がサンプリング
され、比較器COのインツク−に蓄積される。
01NのPlおよび01PのPlの各タイミングパルス
中、両トランジスタN4とP4It導電性になり、その
結果比較器COの両インバータtよ動作され、そのため
比較器COは蓄積された入力(言号サンプルとO(接地
)との比較を開始する。ル−プに結合されているインバ
ータINV1およびINV2の増幅作用により、および
サンプリングされた出力信号がOより小さいか、大きO
hlによ理0)が比較の出力01に現われる。この2進
出力信号はパルス波形02Nと共にノアゲートG1でゲ
ートされ、それ故、タイミングパルス中期間中この最後
に挙げた出力信号だけがこのゲートG1の出hzに出力
信号2として現われる。その他の場合にはこの出力はO
である。
中、両トランジスタN4とP4It導電性になり、その
結果比較器COの両インバータtよ動作され、そのため
比較器COは蓄積された入力(言号サンプルとO(接地
)との比較を開始する。ル−プに結合されているインバ
ータINV1およびINV2の増幅作用により、および
サンプリングされた出力信号がOより小さいか、大きO
hlによ理0)が比較の出力01に現われる。この2進
出力信号はパルス波形02Nと共にノアゲートG1でゲ
ートされ、それ故、タイミングパルス中期間中この最後
に挙げた出力信号だけがこのゲートG1の出hzに出力
信号2として現われる。その他の場合にはこの出力はO
である。
概説すると、比較器COおよび関連するゲートG1は1
ビットアナログ−デジタル変換器ADCとしてアナログ
信号W (t)の瞬時値を2進出力信号2に変換し、そ
の2進出力信号21よw(t)のサンプリングされた値
がそれぞれOより太き(Xか小さいかによって1または
0である。
ビットアナログ−デジタル変換器ADCとしてアナログ
信号W (t)の瞬時値を2進出力信号2に変換し、そ
の2進出力信号21よw(t)のサンプリングされた値
がそれぞれOより太き(Xか小さいかによって1または
0である。
入力信号u(t)が時間nTにお0て入力Uに供給され
、この入力信号が全サンプリング期間T(第2図)中一
定1itu (nT)を有するとすると前記変調器の詳
細な動作は次のとおりである。また作動増幅器OA1の
出力Xおよび作動増幅器OA2の出力Wにおける信号x
(t)およびw(t)はそのときそれぞれ値X (nT
)およびw (nT)を有するものと考える。
、この入力信号が全サンプリング期間T(第2図)中一
定1itu (nT)を有するとすると前記変調器の詳
細な動作は次のとおりである。また作動増幅器OA1の
出力Xおよび作動増幅器OA2の出力Wにおける信号x
(t)およびw(t)はそのときそれぞれ値X (nT
)およびw (nT)を有するものと考える。
01Nのパルス時間P1およびOlPのパルス時mP1
中、スイッチS11および312&;を閉じられ、トラ
ンジスタN4およびP4は導通である。
中、スイッチS11および312&;を閉じられ、トラ
ンジスタN4およびP4は導通である。
o siiと812は閉じているから、入力信号U (
nT>はサンプリングされ、キャパシタC1はS11、
C1および812の直列接続よりなる回路中でtJ (
nT>と接地電位との間で充電される。
nT>はサンプリングされ、キャパシタC1はS11、
C1および812の直列接続よりなる回路中でtJ (
nT>と接地電位との間で充電される。
○ 同様に、813と814は閉じているから、入力信
号X (nT)はサンプリングされ、キャパシタC3は
S13、C3およびS14の直列接続よりなる回路中で
X (nT)と接地電位との間で充電される。
号X (nT)はサンプリングされ、キャパシタC3は
S13、C3およびS14の直列接続よりなる回路中で
X (nT)と接地電位との間で充電される。
○ P4およびN4が導通しているため、比較器COは
動作し、それ故、前にN5によってサンプリングされた
値、すなわちW (nT)は2進値2に変換されてG1
の出力Zに現われる。S15は閉じているから、この値
Zは変換器DACのに供給され、その変換器DACはそ
の出力に7が1であるかOであるかに応じてフィードバ
ック値b=vまたはb=−vを出力する。実際にz=1
のとき、スイッチS3は閉じられ、一方スイッチS4は
z=Qのとき閉じられる。
動作し、それ故、前にN5によってサンプリングされた
値、すなわちW (nT)は2進値2に変換されてG1
の出力Zに現われる。S15は閉じているから、この値
Zは変換器DACのに供給され、その変換器DACはそ
の出力に7が1であるかOであるかに応じてフィードバ
ック値b=vまたはb=−vを出力する。実際にz=1
のとき、スイッチS3は閉じられ、一方スイッチS4は
z=Qのとき閉じられる。
次のパルス時間02NのP2および02Pの′P2中、
スイッチ821ないし824は閉じられ、トランジスタ
N5およびN6は導通である。
スイッチ821ないし824は閉じられ、トランジスタ
N5およびN6は導通である。
0 821と822は閉じているから、 または−■に
等しいフィードバック信号すは予め値u (nT)に充
電されているキャパシタC1を通って積分作動増幅器O
A1の反転入力に供給される。時間(n+1 )Tにお
いてその出力Xにおける信号x(t)はそれ故次の値を
持つ。
等しいフィードバック信号すは予め値u (nT)に充
電されているキャパシタC1を通って積分作動増幅器O
A1の反転入力に供給される。時間(n+1 )Tにお
いてその出力Xにおける信号x(t)はそれ故次の値を
持つ。
x[(n+1)T]
=x (nT)+CI /C2u (nT)−CI /
C2b ○ 同様に、823と324は閉じているから、フィー
ドバック信号すは予め値X (nT)に充電されている
キャパシタC3を通って積分作動増幅器OA2の反転入
力に供給される。時間 (n+1)Tにおいてその出力Wにおける信号w(t)
はそれ故次の値を持つ。
C2b ○ 同様に、823と324は閉じているから、フィー
ドバック信号すは予め値X (nT)に充電されている
キャパシタC3を通って積分作動増幅器OA2の反転入
力に供給される。時間 (n+1)Tにおいてその出力Wにおける信号w(t)
はそれ故次の値を持つ。
w[(n+1)T]
=w (nT)+C3/C4x (nT)−03/C4
b 以上のことからIMl、1M2および1M3゜1M4は
入ツノ信号u (t)、x (t)k:対して非反転積
分器として動作し、フィードバック信号すに対しては反
転積分器として動作することが分る。
b 以上のことからIMl、1M2および1M3゜1M4は
入ツノ信号u (t)、x (t)k:対して非反転積
分器として動作し、フィードバック信号すに対しては反
転積分器として動作することが分る。
結論として入力手段IMIおよび1M3は同一であって
よい。これは前述の従来知られている変調器と異なるも
のである。また完全な期1iiJP2がフィードバック
信号すのサンプリングのためおよび入力信号[U (t
)、 x (t) ]およびフィードバック信号の加算
および積分のために使用される。
よい。これは前述の従来知られている変調器と異なるも
のである。また完全な期1iiJP2がフィードバック
信号すのサンプリングのためおよび入力信号[U (t
)、 x (t) ]およびフィードバック信号の加算
および積分のために使用される。
次の特徴は変調器の正確度を支配する。
O入力手段IMIおよび1M2はCI、C3の左側の電
極板がOAl、OA2の反転入力において実効的接地と
真の接地との間で切替えられるからストレー容量に無関
係である。
極板がOAl、OA2の反転入力において実効的接地と
真の接地との間で切替えられるからストレー容量に無関
係である。
O信号u(t)およびフィードバック信号すは同じ係数
CI/C3によりIMI、1M2中で増幅され、同じこ
とは信号x(t)についても言えることで、それは同じ
係数03/C4により1M3.IMJ中で増幅される。
CI/C3によりIMI、1M2中で増幅され、同じこ
とは信号x(t)についても言えることで、それは同じ
係数03/C4により1M3.IMJ中で増幅される。
○ 全体の期間P1は変換器ADCおよびDACの動作
のために使用され、それ故DACの出力信号すは、すぐ
後に続く期間P2中にIMlおよび1M3に供給される
前に充分に安定化される。同じことはサンプリングされ
た信号u(t)およびx(t)についても言える。
のために使用され、それ故DACの出力信号すは、すぐ
後に続く期間P2中にIMlおよび1M3に供給される
前に充分に安定化される。同じことはサンプリングされ
た信号u(t)およびx(t)についても言える。
以上、この発明の原理を特定の装置に関連して説明して
きた。しかしながらこれは単なる例示に過ぎないもので
あって、特許請求の範囲に記載された発明の技術的範囲
を制限するものではないことを充分に理解すべきである
。
きた。しかしながらこれは単なる例示に過ぎないもので
あって、特許請求の範囲に記載された発明の技術的範囲
を制限するものではないことを充分に理解すべきである
。
第1図は、この発明のスイッチドキャパシタンスフィー
ドバック制御回路の1実施例の概略図であり、第2図は
、第1図におけるタイミング回路により発生されるタイ
ミングパルスの波形を示している。 1M1.1M3・・・入力手段、 1M2.1M4・・・積分手段、DAC・・・デジタル
−アナログ変換器、ADC・・・アナログ−デジタル変
換器、INVI〜4・・・インバータ、G1.G2・・
・ノアゲート、TC・・・タイミング回路。 出願人代理人 弁理士 鈴江武彦
ドバック制御回路の1実施例の概略図であり、第2図は
、第1図におけるタイミング回路により発生されるタイ
ミングパルスの波形を示している。 1M1.1M3・・・入力手段、 1M2.1M4・・・積分手段、DAC・・・デジタル
−アナログ変換器、ADC・・・アナログ−デジタル変
換器、INVI〜4・・・インバータ、G1.G2・・
・ノアゲート、TC・・・タイミング回路。 出願人代理人 弁理士 鈴江武彦
Claims (8)
- (1)スイッチドキャパシタンス信号入力手段および信
号処理手段の縦続接続を具備し、前記入力手段はタイミ
ング信号を出力するタイミング手段と、キャパシタ手段
と、前記タイミング信号によって制御されるスイッチン
グ手段とを備え、 前記入力手段はサンプリングし、アナログ入力信号およ
び前記処理手段によって与えられたアナログフィードバ
ック信号を代数的に加算することができる如く構成され
、 前記キャパシタンス手段は単一のキャパシタを具備して
いるスイッチドキャバシタンスフィードバック制御回路
を具備していることを特徴とするアナログ入力信号をデ
ジタル的に符号化するためのシグマ−デルタ変調装置。 - (2)前記処理手段は、前記サンプリングされ、加算さ
れた入力信号[x(t)]およびフィードバック信号(
b)を積分し、アナログ出力信号[w(t>]を出力す
ることのできる積分手段(OA2.04)と、前記アナ
ログ出力信号[w(t>]に応じたデジタル出力信号(
Z)を与える1ビットアナログ−デジタル変換器(AD
C)と、前記アナログ出力信号[W(t)]に応じたフ
ィードバック信号(b)を与える1ビットデジタル−ア
ナログ変換器(DAC)とを具備し、前記入力信号[x
(t)]はサンプリングされ、同時に、前記両度換器(
ADC,DAC)は前記タイミング信号の第1のもの(
Pl、Pl)中それによって動作され、一方前記タイミ
ング信号の第2のもの(P2.P2>中それによって前
記フィードバック信号がサンプリングされ、前記入力信
号[x(t)]およびフィードバック信号(b)は加算
され、積分され、前記第1および第2のタイミング信号
は重ならず、ザンブリング期間を定めている特許請求の
範囲第1項記載のシグマ−デルタ変調装置。 - (3)前記積分手段は、フィードバック用の第2のキャ
パシタンス(C4)を有し、非反転入力が基準電位点に
接続された作動増幅器(OA2)を備え、前記スイッチ
ング手段は、前記入力信号・ [x(t)’]および前
記フィードバック信号(b)をそれぞれ前記最初に挙げ
たキャパシタンス(C3)の一方の電極板に結合するこ
とができる第1および第2のスイッチ(813,823
)および前記基準電位および前記作動増幅器(OAI)
の反転入力に前記キャパシタンス(C3)に他方の電極
板をそれぞれ接続することのできる第3および第4のス
イッチ(S14および524)を具備しており、前記第
1および第3のスイッチ(S13および514)は前記
第1のタイミング信号(Pl、Pl)により動作され、
一方前記第2および第4のスイッチ(S23および52
4)は前記第2のタイミング信号(P2.P2)により
動作される特許請求の範囲第2項記載のシグマ−デルタ
変II装置。 - (4)前記1ビットアナログ−デジタル変換器は、前記
第2のタイミング信号(P2.P2)中それによって動
作され、前記出力信号[w’(t ) ]および基準信
号(接地電位)をサンプリングすることができるサンプ
リング回路(N5.N6)と、前記第1のタイミング信
号(Pl、Pl)中それによって動作され、前記サンプ
リングされた出力信号[、w(t>]および基準信号(
接地電位)を比較し、前記デジタル出力信号(2)を出
力することができる比較回路(INVl、INV2゜P
4.N4.Gl)とを具備している特許請求の範囲第2
項記載のシグマ−デルタ変調装置。 - (5)前記デジタル−アナログ変換器は、前記フィード
バック信号(1))をその出力に発生させるゲート回路
(83,84,INV4.815>により構成され、そ
のフィードバック信号は前記デジタル出力信号(Z)が
1であるかOであるかによってそれぞれ第2の基準信号
(V)またはその反転信号(−■)に等しい特許請求の
範囲第2項記載のシグマ−デルタ変調装置。 - (6)前記第1および第2のタイミング信号(Pl、P
iおよびP2.P2)はそれぞれサンプリング期間(T
)の3/8に等しい期間を有している特許請求の範囲第
2項記載のシグマ−デルタ変調装置。 - (7)前記第1の入力手段(C1,S13゜814.8
23.824)および第1の積分手段(OA2.C4)
とそれぞれ同一であり、第2の入力信号[u(t)]お
よび前記フィードバック信号(b)をサンプリングし、
加算し、積分して前記第1の入力信号[w(t)]を出
力する第2の入力手段(C1,811,812,821
゜822)および第2の積分手段(OAl、C21)を
具備している特許請求の範囲第2項記載のシグマ−デル
タ変調装置。 - (8)スイッチドキャバシタンス信号入力手段および信
号処理手段の縦続接続を具備し、前記入力手段はタイミ
ング信号を出力するタイミング手段と、キャパシタ手段
と、前記タイミング信号によって制御されるスイッチン
グ手段とを備え、 前記入力手段は、アナログ入力信号および前記処理手段
によって与えられたアナログフィードバック信号をサン
プリングし、代数的に加算することができる如く構成さ
れ、 前記キャパシタンス手段は単一のキャパシタを具備して
いることを特徴とするスイッチドキャバシタンスフィー
ドバック制御回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
BE2/60364 | 1984-03-16 | ||
BE2/60364A BE899174A (nl) | 1984-03-16 | 1984-03-16 | Besturingsketen met terugkoppeling en met geschakelde schakelaars en sigma-delta modulator waarin deze wordt toegepast. |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60218923A true JPS60218923A (ja) | 1985-11-01 |
JPS646573B2 JPS646573B2 (ja) | 1989-02-03 |
Family
ID=3865678
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60050677A Granted JPS60218923A (ja) | 1984-03-16 | 1985-03-15 | スイッチドキャパシタンスを使用するシグマ・デルタ変調器 |
Country Status (21)
Country | Link |
---|---|
US (1) | US4600901A (ja) |
EP (1) | EP0155061B1 (ja) |
JP (1) | JPS60218923A (ja) |
KR (1) | KR850007167A (ja) |
AT (1) | ATE53726T1 (ja) |
AU (1) | AU571944B2 (ja) |
BE (1) | BE899174A (ja) |
BR (1) | BR8501066A (ja) |
CA (1) | CA1258131A (ja) |
DD (1) | DD237745A5 (ja) |
DE (1) | DE3578287D1 (ja) |
EG (1) | EG16388A (ja) |
FI (1) | FI851041L (ja) |
GR (1) | GR850667B (ja) |
HU (1) | HU198588B (ja) |
MX (1) | MX157110A (ja) |
PH (1) | PH21752A (ja) |
PL (1) | PL151946B1 (ja) |
SU (1) | SU1438635A3 (ja) |
TR (1) | TR23199A (ja) |
ZA (1) | ZA851979B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08307275A (ja) * | 1995-05-02 | 1996-11-22 | Lg Semicon Co Ltd | 可変利得端を内蔵するデルタ シグマ アナログ ディジタル変換器 |
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JPH01233921A (ja) * | 1988-03-15 | 1989-09-19 | Toshiba Corp | △−σ変調器を用いたa/d変換回路 |
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-
1984
- 1984-03-16 BE BE2/60364A patent/BE899174A/nl not_active IP Right Cessation
-
1985
- 1985-03-06 HU HU85848A patent/HU198588B/hu not_active IP Right Cessation
- 1985-03-07 AU AU39624/85A patent/AU571944B2/en not_active Ceased
- 1985-03-11 CA CA000476193A patent/CA1258131A/en not_active Expired
- 1985-03-11 BR BR8501066A patent/BR8501066A/pt not_active IP Right Cessation
- 1985-03-12 AT AT85200361T patent/ATE53726T1/de not_active IP Right Cessation
- 1985-03-12 EP EP85200361A patent/EP0155061B1/en not_active Expired - Lifetime
- 1985-03-12 TR TR11233/85A patent/TR23199A/xx unknown
- 1985-03-12 DE DE8585200361T patent/DE3578287D1/de not_active Expired - Lifetime
- 1985-03-12 PH PH31982A patent/PH21752A/en unknown
- 1985-03-14 US US06/711,704 patent/US4600901A/en not_active Expired - Lifetime
- 1985-03-14 KR KR1019850001624A patent/KR850007167A/ko not_active Application Discontinuation
- 1985-03-15 MX MX204629A patent/MX157110A/es unknown
- 1985-03-15 FI FI851041A patent/FI851041L/fi not_active Application Discontinuation
- 1985-03-15 PL PL1985252390A patent/PL151946B1/pl unknown
- 1985-03-15 ZA ZA851979A patent/ZA851979B/xx unknown
- 1985-03-15 GR GR850667A patent/GR850667B/el unknown
- 1985-03-15 SU SU853867698A patent/SU1438635A3/ru active
- 1985-03-15 JP JP60050677A patent/JPS60218923A/ja active Granted
- 1985-03-15 DD DD85274158A patent/DD237745A5/de unknown
- 1985-03-16 EG EG165/85A patent/EG16388A/xx active
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EP0155061A2 (en) | 1985-09-18 |
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JPS646573B2 (ja) | 1989-02-03 |
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BE899174A (nl) | 1984-09-17 |
AU3962485A (en) | 1985-09-19 |
ATE53726T1 (de) | 1990-06-15 |
EG16388A (en) | 1987-10-30 |
HUT38481A (en) | 1986-05-28 |
BR8501066A (pt) | 1985-10-29 |
GR850667B (ja) | 1985-07-16 |
KR850007167A (ko) | 1985-10-30 |
CA1258131A (en) | 1989-08-01 |
FI851041L (fi) | 1985-09-17 |
TR23199A (tr) | 1989-06-14 |
ZA851979B (en) | 1985-11-27 |
DE3578287D1 (en) | 1990-07-19 |
AU571944B2 (en) | 1988-04-28 |
FI851041A0 (fi) | 1985-03-15 |
PH21752A (en) | 1988-02-18 |
DD237745A5 (de) | 1986-07-23 |
MX157110A (es) | 1988-10-27 |
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