JPS60218923A - スイッチドキャパシタンスを使用するシグマ・デルタ変調器 - Google Patents

スイッチドキャパシタンスを使用するシグマ・デルタ変調器

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JPS60218923A
JPS60218923A JP60050677A JP5067785A JPS60218923A JP S60218923 A JPS60218923 A JP S60218923A JP 60050677 A JP60050677 A JP 60050677A JP 5067785 A JP5067785 A JP 5067785A JP S60218923 A JPS60218923 A JP S60218923A
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  • Reduction Or Emphasis Of Bandwidth Of Signals (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、スイッチドキャパシタンス信号入力手段お
よび信号処理手段の縦続接続を具備し、前記入力手段は
タイミング信号を出力するタイミング手段と、キャパシ
タ手段と、前記タイミング信号によって制御されるスイ
ッチング手段とを備え、前記入力手段は、アナログ入力
信号および前記処理手段によって与えられたアナログフ
ィードバック信号をサンプリングし、代数的に加算する
”ことができるスイッチドキャパシタンスフイードバッ
ク制御回路に関するものである。
Ｕ発明の技術的背景］ そのような制御回路はベルギー特許第８９５６５６号明
細書に記載されている。それにおいてはキャパシタンス
手段は２個のキャパシタを備え、それらは入力およびフ
ィードバック信号をそれぞれサンプリングする入力手段
中で使用されており、それ数制御回路の正確な動作を行
なうためにはこれらのキャパシタンスは正確に同じ値を
有していなければならない。しかしながら、これを実現
することは非常に困難である。
［発明の概要］ この発明の目的は、上述の形式のものであるが、より正
確な特性を有するフィードバック制御回路を提供するこ
とである。
この発明によれば、これは前記のキャパシタンス手段が
単一のキャパシタンスを有することによって達成される
。
すなわち、入力およびフィードバック信号は同じキャパ
シタンスを使用して処理され、そのためキャパシタンス
整合の問題は存在しない。
この発明はまたアナログ入力信号をデジタル的に符号化
するためのシグマ−デルタ変調装置に関する。この変調
装置は前記スイッチドキャパシタンスフィードバック制
御回路を具備することを特徴としている。
この発明のシグマ−デルタ変調装置においては、前記処
理手段は、前記サンプリングされ、加算された入力信号
およびフィードバック信号を積分し、アナログ出力信号
を出力することのできる積分手段と、前記アナログ出力
信号に応じたデジタル出力信号を与えるアナログ−デジ
タル変換器と、前記アナログ出力信号に応じたフィード
バック信号を与えるデジタル−アナログ変換器とを具備
し、前記入力信号はサンプリングされ、同時に、前記両
度換器は前記タイミング信号の第１のもの中それによっ
て動作され、一方前記タイミング信号の第２のもの中そ
れによって前記フィードバラ列信号がサンプリングされ
、前記入力信号およびフィードバック信号は加算され、
積分され、前記タイミンク信号は重ならず、サンプリン
グ期間を定めている。
したがって、サンプリング期間が比較的短い場合にも、
入力およびフィードバック信号のサンプリングおよび変
換器の動作のために比較的長い時間を利用することがで
きる。
前述のベルギー特許明細書には、冒頭に記載したような
スイッチドキャパシタンスフィードバック制御回路を具
備するシグマ−デルタ変調装置が記載されており、その
処理手段はサンプリングされ、加算された入力信号およ
びフィードバック信号を積分してアナログ出力を出力す
ることのできる積分手段と、前記アナログ出力信号に応
じてデジタル出力信号を出力する１ビットアナログ−デ
ジタル変換器と、前記出力信号に応じて前記フィードバ
ック信号を出力する１ビットデジタル−アナログ変換器
とを備えている。
この従来の変調装置においては、アナログ−デジタル（
ＡＤ＞変換器はＤ型フリップ７０ツブが後続するアナロ
グ比較器によって構成され、またデジタル−アナログ（
ＤＡ）変換器はゲート手段によって構成されている。比
較器、Ｄ型フリップ７０ツブおよびＤＡ変換器はサンプ
リング期間の第１の期間の別々の第１、第２および第３
の期間（充電時間）中に動作し、サンプリング期間はさ
らに第２の期間（放電期間）を有している。第３の期間
中も入力およびフィードバック信号はサンプリングされ
前記２個のキャパシタンス中に蓄積され、第２の期間中
に入力およびフィードバック信号は加算され、積分され
る。比較器とＤ型フリップフロップは連続する別々の期
間に動作されるため、サンプリング周波数が例えばＩＭ
Ｈｚのような比較的高い場合にはこれらの期間の一方或
いは両方が短すぎることがあり、そのため比較器の出力
信号はそれが７リツプ７０ツブ中に登録される瞬間には
まだ充分に安定されないことがあり或いは、およびこの
フリップ７０ツブの出力信号がゲート手段に供給される
瞬間にはまだ充分に安定されないことがある。このよう
な場合には明らかに変調装置の正確度は不利な影響を受
ける。
上述のおよびその他のこの発明の目的および特徴は添附
図面を参照した以下の実施例の説明によって最もよく理
解されるであろう。
［発明の実施例］ 図示のスイッチドキャパシタフィードバック制御回路は
前記ベルギー特許第８９５６５６号明細書に記載された
ような形式のシグマ−デルタ回路である。
この変調装置はタイミング回路で発生される第２図に示
されるようなタイミングパルス波形０１Ｎ。
０１Ｐ、０２Ｎ、０２Ｐによって制御される。
０１　Ｎと０１　Ｐならびに０２Ｎと０２Ｐはそれぞれ
相補型の波形であり、０１Ｎ、ＯＩＰは０２Ｎ。
０２Ｐと重ならない。これらの各パルス波形は１Ｍ　Ｈ
Ｚの周波数すなわち１マイクロ秒のサンプリング周期Ｔ
を持ち、タイミングパルスＰ１．Ｐｉ。
Ｐ２．Ｐ２は３／８．Ｔに等しい継続時間を有する。
フィードバック制御回路の順方向通路は信号人力Ｕおよ
び信号出力Ｚを備え、入力Ｕ１フィードバック信号人力
Ｂおよび出力りを有する第１の入力手段ＩＭ１、入力り
および出力Ｘを有する第１の積分手段ＩＭ２、入力ｘ１
フィードバック人力Ｂおよび出力Ｅを有する第２の入力
４手段ＩＭ３、入力Ｅ１出力Ｗを有する第２の積分手段
ＩＭ４および入力Ｗおよび出力Ｚを有する１ビットアナ
ログ−デジタル変換器ＡＤＣの縦属接続を備えている。
この制御回路のフィードバック路は前記最後に挙げた出
力Ｚと第１および第２の入力手段ＩＭ１および１Ｍ３の
両者のフィードバック人力Ｂとの間に結合された１ビッ
トデジタル−アナログ変換器ＤＡＣによって構成されて
いる。
第１の入力手段ＩＭＩはサンプリングキャパシタＣ１お
よび関連する電子スイッチ８１１．８１２および８２１
．８２２を備え、第１の積分手段ＩＭ２は作動増幅器Ｏ
Ａ１およびキャパシタＣ２を備えている。これらの各ス
イッチはソースとドレイン電極が互いに接続され、ゲー
ト電極が前記相補パルス波形０１Ｎ、０１Ｐまたは０２
Ｎ、０２Ｐにより制御されるＰＭＯ８ｌ−ランジスタお
よびＮＭＯＳトランジスタによって構成されている。
例えばスイッチ３１１はソース電極とドレイン電極が互
いに接続され、ゲート電極がそれぞれパルス波形０１Ｐ
および０１Ｎにより制御されるＰＭＯ８ｔ−ランジスタ
Ｐ１およびＮＭＯＳトランジスタＮ１によって構成され
ている。入力ＵおよびＢはそれぞれスイッチＳ１１およ
びＳ２１を介してキャパシタＣ１の一方の電極に接続さ
れ、その他方の電極は基準電圧、例えばもつと詳しく説
明すればスイッチＳ１２を通って接地電位点に接続され
ると共にスイッチＳ２１を通って作動増幅器ＯＡＩの反
転入力りに接続されている。作動増幅器ＯＡ１の非反転
入力は同じ基準電位、すなわちＳ１２と同じ接地電位に
接続されている。積分キャパシタＣ２は作動増幅器ＯＡ
１の反転入力と出力Ｘとの間に接続されている。
第２の入力手段ＩＭ３は前記第１の入力手段ＩＭ１と同
一であり、サンプリングキャパシタＣ３および関連する
電子スイン≠Ｓ１３．Ｓ１４および８２３．８２４を備
え、第２の積分手段ＩＭ４は作動増幅器ＯＡ２およびキ
ャパシタＣ４を備えている。
１ビットアナログ−デジタル変換器ＡＤＣは比較器ＣＯ
を備え、それはベルギー特許第８９７７７１号明細書に
記載されたのと同じ形式のものである。
この比較器ＣＯは第１の信号人力Ｗと、接地された第２
の信号入力ＩＮとを有し、それぞれトランジスタＰ２　
、Ｎ２およびＰ３．Ｎ３で構成された２個の同一のイン
バータＩＮＶＩおよびＩＮＶ２を備えている。トランジ
スタＰ２　、Ｎ２のゲート電極およびトランジスタｐ３
　、Ｎ３のゲート電極はそれぞれ共通に接続されインバ
ータの入力１１゜Ｉ２を構成する。また、これらのトラ
ンジスタ対のドレイン電極は互いに接続されそれぞれイ
ンバータ出力０１．０２を構成する。インバータ出力０
１はインバータ入力Ｉ２に接続され、インバータ出力０
２は同様にインバータ人力■１に接続される。電源ＶＤ
Ｄ−５ボルトはパルス波形Ｏ１Ｐによって制御されるト
ランジスタＰ４のソース・ドレイン路を通ってトランジ
スタＰ２とＰ３の共通接続されたソース電極に接続され
ている。トランジスタＮ２とＮ３の共通接続されたソー
ス電極はパルス波形０１Ｎによって制御されるトランジ
スタＮ４のドレイン・ソース路を通って電源ＶＳＳ＝−
５ＳＳニー５ボルトている。比較器ＣＯの信号人力Ｗは
トランジスタＮ５のドレイン・ソース路を通ってインバ
ータ入力１１に接続され、一方比較器ＣＯの入力ＩＮは
接地されると共に他方のインバータ入力１２にトランジ
スタＮ６のドレイン・ソース路を通って接続されている
。
両トランジスタＮ５およびＮ６はパルス波形０２Ｎによ
り制御される。インバータ出力０１および０２は比較器
の出力を構成する。比較器出力０１はノアゲートＧ１の
第１の反転入力に接続され、そのノアゲートＧ１の第２
の反転入力はパルス波形０２Ｎにより制御される。一方
、比較器出力０２はノアゲートＧ２の第１の反転入力に
接続され、そのノアゲートＧ２の第２の反転入力もパル
ス波形０２Ｎにより制御される。ノアゲートＧｌ　、Ｇ
２は同一構造であり、出力０１と０２のそれぞれには同
じ負荷が接続されるべきであるためにゲートＧ２はダミ
ーとして使用される。ゲートＧ１は出力Ｚを有している
。
前述の１ヒットデジタルーアナ口、グ変換器ＤＡＣは人
力Ｚおよび出力Ｂを具備し、前述のものと類似したスイ
ッチ３１５．８３およびＧ４ならびにインバータＩＮＶ
３およびＩＮＶ４をそなえている。人力Ｚは、直列に接
続されたＧ１５およびＩＮＶ３を通ってスイッチＳ３お
よびＧ４の第１の制御入力に接続されると共に直列に接
続された８１５、ＩＮＶ３、ＩＮｖ４を通ってこれらノ
スイッチ８３Ｉ５よびＧ４の第２の制御入力に接続され
、これらのスイッチは全て反対に制御される。スイッチ
Ｓ３およびＧ４は出力Ｂにそれぞれ基準電圧ｂ−ｖまた
はｂ−−ｖを供給することができる。
■および一■はそれぞれ２．５ボルトおよび−２，５ボ
ルトである。
変調装置の動作を説明する前に、以下変換器ＡＤＯの機
能について検討する。
０２ＮのＰ２および０２ＰのＰ２の各パルス中、両トラ
ンジスタＮ５とＮ６は導電性になる。トランジスタＮ５
が導電性であるため、ＯＡ２の出力電位がサンプリング
され、比較器ＣＯのインツク−に蓄積される。
０１ＮのＰｌおよび０１ＰのＰｌの各タイミングパルス
中、両トランジスタＮ４とＰ４Ｉｔ導電性になり、その
結果比較器ＣＯの両インバータｔよ動作され、そのため
比較器ＣＯは蓄積された入力（言号サンプルとＯ（接地
）との比較を開始する。ル−プに結合されているインバ
ータＩＮＶ１およびＩＮＶ２の増幅作用により、および
サンプリングされた出力信号がＯより小さいか、大きＯ
ｈｌによ理０）が比較の出力０１に現われる。この２進
出力信号はパルス波形０２Ｎと共にノアゲートＧ１でゲ
ートされ、それ故、タイミングパルス中期間中この最後
に挙げた出力信号だけがこのゲートＧ１の出ｈｚに出力
信号２として現われる。その他の場合にはこの出力はＯ
である。
概説すると、比較器ＣＯおよび関連するゲートＧ１は１
ビットアナログ−デジタル変換器ＡＤＣとしてアナログ
信号Ｗ　（ｔ）の瞬時値を２進出力信号２に変換し、そ
の２進出力信号２１よｗ（ｔ）のサンプリングされた値
がそれぞれＯより太き（Ｘか小さいかによって１または
０である。
入力信号ｕ（ｔ）が時間ｎＴにお０て入力Ｕに供給され
、この入力信号が全サンプリング期間Ｔ（第２図）中一
定１ｉｔｕ　（ｎＴ）を有するとすると前記変調器の詳
細な動作は次のとおりである。また作動増幅器ＯＡ１の
出力Ｘおよび作動増幅器ＯＡ２の出力Ｗにおける信号ｘ
（ｔ）およびｗ（ｔ）はそのときそれぞれ値Ｘ　（ｎＴ
）およびｗ　（ｎＴ）を有するものと考える。
０１Ｎのパルス時間Ｐ１およびＯｌＰのパルス時ｍＰ１
中、スイッチＳ１１および３１２＆；を閉じられ、トラ
ンジスタＮ４およびＰ４は導通である。
ｏ　ｓｉｉと８１２は閉じているから、入力信号Ｕ　（
ｎＴ＞はサンプリングされ、キャパシタＣ１はＳ１１、
Ｃ１および８１２の直列接続よりなる回路中でｔＪ　（
ｎＴ＞と接地電位との間で充電される。
○　同様に、８１３と８１４は閉じているから、入力信
号Ｘ　（ｎＴ）はサンプリングされ、キャパシタＣ３は
Ｓ１３、Ｃ３およびＳ１４の直列接続よりなる回路中で
Ｘ　（ｎＴ）と接地電位との間で充電される。
○　Ｐ４およびＮ４が導通しているため、比較器ＣＯは
動作し、それ故、前にＮ５によってサンプリングされた
値、すなわちＷ　（ｎＴ）は２進値２に変換されてＧ１
の出力Ｚに現われる。Ｓ１５は閉じているから、この値
Ｚは変換器ＤＡＣのに供給され、その変換器ＤＡＣはそ
の出力に７が１であるかＯであるかに応じてフィードバ
ック値ｂ＝ｖまたはｂ＝−ｖを出力する。実際にｚ＝１
のとき、スイッチＳ３は閉じられ、一方スイッチＳ４は
ｚ＝Ｑのとき閉じられる。
次のパルス時間０２ＮのＰ２および０２Ｐの′Ｐ２中、
スイッチ８２１ないし８２４は閉じられ、トランジスタ
Ｎ５およびＮ６は導通である。
０　８２１と８２２は閉じているから、　または−■に
等しいフィードバック信号すは予め値ｕ　（ｎＴ）に充
電されているキャパシタＣ１を通って積分作動増幅器Ｏ
Ａ１の反転入力に供給される。時間（ｎ＋１　）Ｔにお
いてその出力Ｘにおける信号ｘ（ｔ）はそれ故次の値を
持つ。
ｘ［（ｎ＋１）Ｔ］ ＝ｘ　（ｎＴ）＋ＣＩ　／Ｃ２ｕ　（ｎＴ）−ＣＩ　／
Ｃ２ｂ ○　同様に、８２３と３２４は閉じているから、フィー
ドバック信号すは予め値Ｘ　（ｎＴ）に充電されている
キャパシタＣ３を通って積分作動増幅器ＯＡ２の反転入
力に供給される。時間 （ｎ＋１）Ｔにおいてその出力Ｗにおける信号ｗ（ｔ）
はそれ故次の値を持つ。
ｗ［（ｎ＋１）Ｔ］ ＝ｗ　（ｎＴ）＋Ｃ３／Ｃ４ｘ　（ｎＴ）−０３／Ｃ４
ｂ 以上のことからＩＭｌ、１Ｍ２および１Ｍ３゜１Ｍ４は
入ツノ信号ｕ　（ｔ）、ｘ　（ｔ）ｋ：対して非反転積
分器として動作し、フィードバック信号すに対しては反
転積分器として動作することが分る。
結論として入力手段ＩＭＩおよび１Ｍ３は同一であって
よい。これは前述の従来知られている変調器と異なるも
のである。また完全な期１ｉｉＪＰ２がフィードバック
信号すのサンプリングのためおよび入力信号［Ｕ　（ｔ
）、　ｘ　（ｔ）　］およびフィードバック信号の加算
および積分のために使用される。
次の特徴は変調器の正確度を支配する。
Ｏ入力手段ＩＭＩおよび１Ｍ２はＣＩ、Ｃ３の左側の電
極板がＯＡｌ、ＯＡ２の反転入力において実効的接地と
真の接地との間で切替えられるからストレー容量に無関
係である。
Ｏ信号ｕ（ｔ）およびフィードバック信号すは同じ係数
ＣＩ／Ｃ３によりＩＭＩ、１Ｍ２中で増幅され、同じこ
とは信号ｘ（ｔ）についても言えることで、それは同じ
係数０３／Ｃ４により１Ｍ３．ＩＭＪ中で増幅される。
○　全体の期間Ｐ１は変換器ＡＤＣおよびＤＡＣの動作
のために使用され、それ故ＤＡＣの出力信号すは、すぐ
後に続く期間Ｐ２中にＩＭｌおよび１Ｍ３に供給される
前に充分に安定化される。同じことはサンプリングされ
た信号ｕ（ｔ）およびｘ（ｔ）についても言える。
以上、この発明の原理を特定の装置に関連して説明して
きた。しかしながらこれは単なる例示に過ぎないもので
あって、特許請求の範囲に記載された発明の技術的範囲
を制限するものではないことを充分に理解すべきである
。
【図面の簡単な説明】
第１図は、この発明のスイッチドキャパシタンスフィー
ドバック制御回路の１実施例の概略図であり、第２図は
、第１図におけるタイミング回路により発生されるタイ
ミングパルスの波形を示している。 １Ｍ１．１Ｍ３・・・入力手段、 １Ｍ２．１Ｍ４・・・積分手段、ＤＡＣ・・・デジタル
−アナログ変換器、ＡＤＣ・・・アナログ−デジタル変
換器、ＩＮＶＩ〜４・・・インバータ、Ｇ１．Ｇ２・・
・ノアゲート、ＴＣ・・・タイミング回路。 出願人代理人　弁理士　鈴江武彦

Claims (8)

    【特許請求の範囲】
  1. （１）スイッチドキャパシタンス信号入力手段および信
    号処理手段の縦続接続を具備し、前記入力手段はタイミ
    ング信号を出力するタイミング手段と、キャパシタ手段
    と、前記タイミング信号によって制御されるスイッチン
    グ手段とを備え、 前記入力手段はサンプリングし、アナログ入力信号およ
    び前記処理手段によって与えられたアナログフィードバ
    ック信号を代数的に加算することができる如く構成され
    、 前記キャパシタンス手段は単一のキャパシタを具備して
    いるスイッチドキャバシタンスフィードバック制御回路
    を具備していることを特徴とするアナログ入力信号をデ
    ジタル的に符号化するためのシグマ−デルタ変調装置。
  2. （２）前記処理手段は、前記サンプリングされ、加算さ
    れた入力信号［ｘ（ｔ）］およびフィードバック信号（
    ｂ）を積分し、アナログ出力信号［ｗ（ｔ＞］を出力す
    ることのできる積分手段（ＯＡ２．０４）と、前記アナ
    ログ出力信号［ｗ（ｔ＞］に応じたデジタル出力信号（
    Ｚ）を与える１ビットアナログ−デジタル変換器（ＡＤ
    Ｃ）と、前記アナログ出力信号［Ｗ（ｔ）］に応じたフ
    ィードバック信号（ｂ）を与える１ビットデジタル−ア
    ナログ変換器（ＤＡＣ）とを具備し、前記入力信号［ｘ
    （ｔ）］はサンプリングされ、同時に、前記両度換器（
    ＡＤＣ，ＤＡＣ）は前記タイミング信号の第１のもの（
    Ｐｌ、Ｐｌ）中それによって動作され、一方前記タイミ
    ング信号の第２のもの（Ｐ２．Ｐ２＞中それによって前
    記フィードバック信号がサンプリングされ、前記入力信
    号［ｘ（ｔ）］およびフィードバック信号（ｂ）は加算
    され、積分され、前記第１および第２のタイミング信号
    は重ならず、ザンブリング期間を定めている特許請求の
    範囲第１項記載のシグマ−デルタ変調装置。
  3. （３）前記積分手段は、フィードバック用の第２のキャ
    パシタンス（Ｃ４）を有し、非反転入力が基準電位点に
    接続された作動増幅器（ＯＡ２）を備え、前記スイッチ
    ング手段は、前記入力信号・　［ｘ（ｔ）’］および前
    記フィードバック信号（ｂ）をそれぞれ前記最初に挙げ
    たキャパシタンス（Ｃ３）の一方の電極板に結合するこ
    とができる第１および第２のスイッチ（８１３，８２３
    ）および前記基準電位および前記作動増幅器（ＯＡＩ）
    の反転入力に前記キャパシタンス（Ｃ３）に他方の電極
    板をそれぞれ接続することのできる第３および第４のス
    イッチ（Ｓ１４および５２４）を具備しており、前記第
    １および第３のスイッチ（Ｓ１３および５１４）は前記
    第１のタイミング信号（Ｐｌ、Ｐｌ）により動作され、
    一方前記第２および第４のスイッチ（Ｓ２３および５２
    ４）は前記第２のタイミング信号（Ｐ２．Ｐ２）により
    動作される特許請求の範囲第２項記載のシグマ−デルタ
    変ＩＩ装置。
  4. （４）前記１ビットアナログ−デジタル変換器は、前記
    第２のタイミング信号（Ｐ２．Ｐ２）中それによって動
    作され、前記出力信号［ｗ’（ｔ　）　］および基準信
    号（接地電位）をサンプリングすることができるサンプ
    リング回路（Ｎ５．Ｎ６）と、前記第１のタイミング信
    号（Ｐｌ、Ｐｌ）中それによって動作され、前記サンプ
    リングされた出力信号［、ｗ（ｔ＞］および基準信号（
    接地電位）を比較し、前記デジタル出力信号（２）を出
    力することができる比較回路（ＩＮＶｌ、ＩＮＶ２゜Ｐ
    ４．Ｎ４．Ｇｌ）とを具備している特許請求の範囲第２
    項記載のシグマ−デルタ変調装置。
  5. （５）前記デジタル−アナログ変換器は、前記フィード
    バック信号（１））をその出力に発生させるゲート回路
    （８３，８４，ＩＮＶ４．８１５＞により構成され、そ
    のフィードバック信号は前記デジタル出力信号（Ｚ）が
    １であるかＯであるかによってそれぞれ第２の基準信号
    （Ｖ）またはその反転信号（−■）に等しい特許請求の
    範囲第２項記載のシグマ−デルタ変調装置。
  6. （６）前記第１および第２のタイミング信号（Ｐｌ、Ｐ
    ｉおよびＰ２．Ｐ２）はそれぞれサンプリング期間（Ｔ
    ）の３／８に等しい期間を有している特許請求の範囲第
    ２項記載のシグマ−デルタ変調装置。
  7. （７）前記第１の入力手段（Ｃ１，Ｓ１３゜８１４．８
    ２３．８２４）および第１の積分手段（ＯＡ２．Ｃ４）
    とそれぞれ同一であり、第２の入力信号［ｕ（ｔ）］お
    よび前記フィードバック信号（ｂ）をサンプリングし、
    加算し、積分して前記第１の入力信号［ｗ（ｔ）］を出
    力する第２の入力手段（Ｃ１，８１１，８１２，８２１
    ゜８２２）および第２の積分手段（ＯＡｌ、Ｃ２１）を
    具備している特許請求の範囲第２項記載のシグマ−デル
    タ変調装置。
  8. （８）スイッチドキャバシタンス信号入力手段および信
    号処理手段の縦続接続を具備し、前記入力手段はタイミ
    ング信号を出力するタイミング手段と、キャパシタ手段
    と、前記タイミング信号によって制御されるスイッチン
    グ手段とを備え、 前記入力手段は、アナログ入力信号および前記処理手段
    によって与えられたアナログフィードバック信号をサン
    プリングし、代数的に加算することができる如く構成さ
    れ、 前記キャパシタンス手段は単一のキャパシタを具備して
    いることを特徴とするスイッチドキャバシタンスフィー
    ドバック制御回路。
JP60050677A 1984-03-16 1985-03-15 スイッチドキャパシタンスを使用するシグマ・デルタ変調器 Granted JPS60218923A (ja)

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HUT38481A (en) 1986-05-28
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CA1258131A (en) 1989-08-01
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ZA851979B (en) 1985-11-27
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AU571944B2 (en) 1988-04-28
FI851041A0 (fi) 1985-03-15
PH21752A (en) 1988-02-18
DD237745A5 (de) 1986-07-23
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