JPS60229420A - 非重畳２相タイミング信号発生器用雑音抑圧インターフエース回路 - Google Patents
非重畳２相タイミング信号発生器用雑音抑圧インターフエース回路Info
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- JPS60229420A JPS60229420A JP60068352A JP6835285A JPS60229420A JP S60229420 A JPS60229420 A JP S60229420A JP 60068352 A JP60068352 A JP 60068352A JP 6835285 A JP6835285 A JP 6835285A JP S60229420 A JPS60229420 A JP S60229420A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、矩形のパルス波形を有する非重畳２相タイミ
ング信号発生器用インタフェース回路に関し、特にＭＯ
８型絶縁ゲート電界効果トランジスタ（金属酸化物半導
体）を使用し、前記タイミング信号における供給電圧の
変動により生ずる雑音を抑圧し、且つ供給電圧の変動に
対し低感度が重要な因子となる装置の回路の駆動に使用
し得る低雑音タイミング信号を供給するようにしたイン
タフェース回路に関するものである。
ング信号発生器用インタフェース回路に関し、特にＭＯ
８型絶縁ゲート電界効果トランジスタ（金属酸化物半導
体）を使用し、前記タイミング信号における供給電圧の
変動により生ずる雑音を抑圧し、且つ供給電圧の変動に
対し低感度が重要な因子となる装置の回路の駆動に使用
し得る低雑音タイミング信号を供給するようにしたイン
タフェース回路に関するものである。
（従来技術）
当業者において゛″電源変動抑圧比”（ＰＳＲＲ）とし
て周知である供給電圧変動が供給される回路の出力に与
える影響は、特に、アナログおよびデジタルサブシステ
ムを共に集積回路に用いる最近の回路構体において、増
々重要な設計パラメータとなってきている。
て周知である供給電圧変動が供給される回路の出力に与
える影響は、特に、アナログおよびデジタルサブシステ
ムを共に集積回路に用いる最近の回路構体において、増
々重要な設計パラメータとなってきている。
この場合に、供給電圧の変動により１つのサブシステム
に生じた雑音によって他のサブシステムに雑音を生ぜし
めるのを防止することは実際のところほとんど不可能で
ある。
に生じた雑音によって他のサブシステムに雑音を生ぜし
めるのを防止することは実際のところほとんど不可能で
ある。
これがため、例えば集積回路自体の内部または外部の雑
音原因から生ずる供給電圧の変動は、電圧供給源により
供給されるデジタルタイミング信号に直接伝達されるよ
うになる。
音原因から生ずる供給電圧の変動は、電圧供給源により
供給されるデジタルタイミング信号に直接伝達されるよ
うになる。
これらデジタルタイミング信号は、普通、電圧供給源の
出力の正端子および負端子を一定時間間隔に亘り交互に
短絡することにより得ることができる。
出力の正端子および負端子を一定時間間隔に亘り交互に
短絡することにより得ることができる。
これがため、抑圧を行なわない場合には、タイミング信
号のピーク・ピーク値は電圧変動となる全供給電圧のピ
ーク・ピーク値に等しくなる。
号のピーク・ピーク値は電圧変動となる全供給電圧のピ
ーク・ピーク値に等しくなる。
したがって供給電圧源の゛″雑音″は、デジタルタイミ
ング信号を介してこれらタイミング信号が供給されるデ
ジタルまたはアナログサブシステムに伝達され、このた
め全システムの効率が悪くなる。
ング信号を介してこれらタイミング信号が供給されるデ
ジタルまたはアナログサブシステムに伝達され、このた
め全システムの効率が悪くなる。
この問題には、１個のコンデンサおよびＭＯ８電界効果
トランジスタにより形成された２個以上のスイッチを具
える基本回路構造に基づくスイッチト・キャパシタ回路
（ＳＣＣ）の構体を考慮する必要がある。
トランジスタにより形成された２個以上のスイッチを具
える基本回路構造に基づくスイッチト・キャパシタ回路
（ＳＣＣ）の構体を考慮する必要がある。
これらスイッチは矩形のパルス波形を有する非重畳２相
タイミング信号により制御され、これにより、コンデン
サの一方の極板を、他方の極板が保持される一定電圧に
対し互いに逆方向に向かう２つの個別の基準電圧に交互
に切換えるようにする。
タイミング信号により制御され、これにより、コンデン
サの一方の極板を、他方の極板が保持される一定電圧に
対し互いに逆方向に向かう２つの個別の基準電圧に交互
に切換えるようにする。
当業者に周知であるように、これら基本的スイッチト・
キャパシタ回路構体は電気的作動に関して抵抗と等価と
見做され、特にＰＣＭ （パルス符号変調方式）方式の
伝送システムに使用される高品質集積化能動フィルタ回
路構体に用いるのに特に好適である。
キャパシタ回路構体は電気的作動に関して抵抗と等価と
見做され、特にＰＣＭ （パルス符号変調方式）方式の
伝送システムに使用される高品質集積化能動フィルタ回
路構体に用いるのに特に好適である。
従来の抵抗の代わりにこれと等価なスイッチト・キャパ
シタ回路を使用すると、正確な再現性および小型集積化
という利点があり、さらにデジタル集積回路に用いられ
る技術をそのまま利用できる利点がある。
シタ回路を使用すると、正確な再現性および小型集積化
という利点があり、さらにデジタル集積回路に用いられ
る技術をそのまま利用できる利点がある。
モノリシックに集積化された能動フィルタにスイッチト
・キャパシタ回路を使用すれば、経済性の利点ばかりで
なく、これら能動フィルタに次段で演算校正することな
く良好に制御し得る特性をも与えることができる。
・キャパシタ回路を使用すれば、経済性の利点ばかりで
なく、これら能動フィルタに次段で演算校正することな
く良好に制御し得る特性をも与えることができる。
（発明が解決しようとする問題点）
上述の利点は、供給電圧の変動により生じた雑音がＭｏ
Ｓトランジスタスイッチを制御する同期信号によりフィ
ルタ出力に伝達された場合には打消されるようになる。
Ｓトランジスタスイッチを制御する同期信号によりフィ
ルタ出力に伝達された場合には打消されるようになる。
以上説明したことを第１図に示す従来の回路図を例にと
って示す。この回路図はスイッチト・キャパシタ差動積
分回路であり、ＰＣＭ伝送方式の能動フィルタにおける
基本構成部品として使用される。
って示す。この回路図はスイッチト・キャパシタ差動積
分回路であり、ＰＣＭ伝送方式の能動フィルタにおける
基本構成部品として使用される。
第１図の回路図には、コンデンサＣｓ、２対のＭＯ８電
界効果トランジスタＭ１１． Ｍ１２． Ｍ２１および
Ｍ２２、並びに差動形演算増幅器Ａ１を示す。
界効果トランジスタＭ１１． Ｍ１２． Ｍ２１および
Ｍ２２、並びに差動形演算増幅器Ａ１を示す。
全てがＮチャンネルまたはＰチャンネル形のトランジス
タはコンデンサＣ３をスイッチングするスイッチとして
作動する。トランジスタＭ１１のゲート電極およびトラ
ンジスタＭ２１のゲート電極を第１入力端子Ｃに接続す
る。
タはコンデンサＣ３をスイッチングするスイッチとして
作動する。トランジスタＭ１１のゲート電極およびトラ
ンジスタＭ２１のゲート電極を第１入力端子Ｃに接続す
る。
トランジスタＭ１２のゲート電極およびトランジスタＭ
２２のゲート電極を第２入力端子Ｃに接続する。
２２のゲート電極を第２入力端子Ｃに接続する。
２入力端子ＣおよびＣを矩形のパルス波形（図示せず）
を有する非重畳２相タイミング信号発生器の出力端子に
接続する。
を有する非重畳２相タイミング信号発生器の出力端子に
接続する。
コンデンサＣ３の第１端子をトランジスタＭｌｌを経て
回路のアース点に接続すると共にトランジスタＭ１２を
経て演算増幅器Ａ１の反転入力端子（−）に接続する。
回路のアース点に接続すると共にトランジスタＭ１２を
経て演算増幅器Ａ１の反転入力端子（−）に接続する。
コンデンサＯ３の第２端子をトランジスタＭ２１および
Ｍ２２を夫々経て第１および第２Ｎ圧信号入力端子ｖ＋
（ｔ） および” ｇ （ｔ）に接続する。
Ｍ２２を夫々経て第１および第２Ｎ圧信号入力端子ｖ＋
（ｔ） および” ｇ （ｔ）に接続する。
演算増幅器Ａ１の非反転入力端子（＋）をアース点に接
続する。
続する。
演算増幅器Ａ１の電圧信号出力端子Ｖ。（１） を集積
コンデンサＣ１を経て加算点として動作する接続点Ｓで
反転入力端子（−）に接続する。
コンデンサＣ１を経て加算点として動作する接続点Ｓで
反転入力端子（−）に接続する。
高い信号レベルがトランジスタＭ１２のゲート電極に供
給されると、コンデンサＣ３に充電された電荷がＮチャ
ンネル形とするトランジスタＭ１２を経て加算点に注入
され、タイミング信号発生器の供給電圧源の電圧変化に
よりタイミング信号自体が影響される雑音はトランジス
タＭ１２のゲートチャネル漂遊容［ｊＣＧＳ を経て加
算点に転送される。
給されると、コンデンサＣ３に充電された電荷がＮチャ
ンネル形とするトランジスタＭ１２を経て加算点に注入
され、タイミング信号発生器の供給電圧源の電圧変化に
よりタイミング信号自体が影響される雑音はトランジス
タＭ１２のゲートチャネル漂遊容［ｊＣＧＳ を経て加
算点に転送される。
演算増幅器Ａ１の出力信号もこの雑音の影響を受ける。
トランジスタＭ１２に供給されるタイミング信号の電圧
レベルの変動δ■ｃ は出力信号ｖＱ （ｔ４ の電圧
レベルの変動δ■ｏの原因となり、この関係は で表わされる。
レベルの変動δ■ｃ は出力信号ｖＱ （ｔ４ の電圧
レベルの変動δ■ｏの原因となり、この関係は で表わされる。
上述の槓々のスイッチト・キャパシタ回路構体を具える
複雑な回路システム、例えば回路全体で能動フィルタの
出力信号は、演算増幅器の入力側の加算点と供給電源と
の間のタイミング信号が供給される多数の接続点により
影響を受ける。
複雑な回路システム、例えば回路全体で能動フィルタの
出力信号は、演算増幅器の入力側の加算点と供給電源と
の間のタイミング信号が供給される多数の接続点により
影響を受ける。
これら多数の接続点の主通路は、モノリシックに集積化
されたコンデンサの漂遊容−、スイッチとして作動する
Ｍｏ３ ｔ−ランジスタの漂遊容量、および接続トラッ
クの漂遊容量により形成される。
されたコンデンサの漂遊容−、スイッチとして作動する
Ｍｏ３ ｔ−ランジスタの漂遊容量、および接続トラッ
クの漂遊容量により形成される。
この欠点を除去するた−めの主な技術上の解決策として
は、例えば集積コンデンサおよび接続トラックの双方を
アース点に接続された拡散領域で遮蔽すること、および
Ｍｏ８ ｔ−ランジスタを安定化電圧で駆動するように
拡散領域をバイアスすることが知られている。
は、例えば集積コンデンサおよび接続トラックの双方を
アース点に接続された拡散領域で遮蔽すること、および
Ｍｏ８ ｔ−ランジスタを安定化電圧で駆動するように
拡散領域をバイアスすることが知られている。
さらに普通Ｎチャンネルトランジスタを具える演算増幅
器の入力に対しＭｏＳトランジスタのチャンネルと基板
との間の相互コンダクタンスの影響をｌ１ｌＩ限するた
めには、これらトランジスタの各ソース領域を基板に接
続する。
器の入力に対しＭｏＳトランジスタのチャンネルと基板
との間の相互コンダクタンスの影響をｌ１ｌＩ限するた
めには、これらトランジスタの各ソース領域を基板に接
続する。
さらに、高感度の能動フィルタに対して特に使用され且
つ回路レベルで排他的に作動する供給電源に対する雑音
感度の問題の既知の解決策には、出力信号の雑音の影響
を相殺するために完全に差動的に回路システムを使用す
ることが含まれる。
つ回路レベルで排他的に作動する供給電源に対する雑音
感度の問題の既知の解決策には、出力信号の雑音の影響
を相殺するために完全に差動的に回路システムを使用す
ることが含まれる。
（問題点を解決するための手段）
本発明の目的は、特にＰＣＭ伝送方式に使用するのに適
した矩形状のパルス波形信号を発生する卵重１２相タイ
ミング信号発生器のため雑音抑圧インタフェース回路を
提供せんとするにある。
した矩形状のパルス波形信号を発生する卵重１２相タイ
ミング信号発生器のため雑音抑圧インタフェース回路を
提供せんとするにある。
この目的のため第１および第２給電端子（＋ＶＤＤ 、
ｖｓｓ ）に夫々接続されたソース電極と第１および第
２基準電圧（Ｖ＋ｒｅｆ 。
ｖｓｓ ）に夫々接続されたソース電極と第１および第
２基準電圧（Ｖ＋ｒｅｆ 。
ｖｒｅｆ）に夫々接続されたゲート電極とを有する第１
および第２電解効果トランジスタ（Ｍｌ。
および第２電解効果トランジスタ（Ｍｌ。
Ｍ ２）を具え、前記基準電圧（Ｖ＋ｒｅｆ 、 Ｖ
ｒｅｆ）は第１トランジスタ（Ｍｌ）のゲート電極を第
１給電端子（＋ＶＤＤ）に対し、定電圧に、および第２
トランジスタ（Ｍ２）のゲート電極を第２給電端子（−
ＶＳＳ ）に対し定電圧に夫々保持し；さらに、第１お
よび第２給電端子（＋ＶＤＤ。
ｒｅｆ）は第１トランジスタ（Ｍｌ）のゲート電極を第
１給電端子（＋ＶＤＤ）に対し、定電圧に、および第２
トランジスタ（Ｍ２）のゲート電極を第２給電端子（−
ＶＳＳ ）に対し定電圧に夫々保持し；さらに、第１お
よび第２給電端子（＋ＶＤＤ。
−ＶＳＳ）の電圧の中間にこれら電圧から等電圧相違す
る電圧値を有する定電圧の回路接続点くアース）を具え
、少なくとも２個の電界効果トランジスタ（Ｍ３． Ｍ
４）をそのソースおよびドレイン電極を経て前記回路接
続点と第１トランジスタ（Ｍｌ）のトレイン電極との間
に挿入し、さらに、前記回路接続点と第２トランジスタ
（Ｍ２）のドレイン電極との間に、第１トランジスタの
ドレイン電極と回路接続点との間に挿入したトランジス
タ（Ｍ３．Ｍ４）の数と等しい数のトランジスタ（Ｍ５
．Ｍｏ）を、そのソースおよびドレイン電極を経て挿入
し、前記第１トランジスタ（Ｍｌ）と第２トランジスタ
（Ｍ２）との間に挿入されたトランジスタ（Ｍ３．Ｍ４
．Ｍ５．Ｍｏ）の各々のゲート電極をそのドレイン電極
に接続し、前記第１および第２トランジスタ（Ｍｌ、Ｍ
２）の両ドレイン電極を第１および第２電界効果トラン
スフアトランジスタ（Ｍ７．Ｍ８）を夫々経て第２出力
端子（ＣＫ）に接続し、該電界効果トランスファトラン
ジスタ（Ｍ７．Ｍ８）のゲート電極を第１入力端子（Ｃ
）に共通接続し、前記第１および第２トランジスタ（Ｍ
ｌ、Ｍ２＞の両ドレイン電極を第℃および第４電界効果
トランジスフアトランジスタ（Ｍ９．Ｍｌｏ）を夫々経
Ｃ第１出力端子（ＧＫ）に接続し、該電界効果トランス
ファトランジスタ（Ｍ９．Ｍｌｏ）の両ゲート電極を第
２入力端子（て）に接続し、さらに、前記第１および第
２トランジスタ（Ｍｌ、Ｍ２）を適宜バイアスしてこれ
らトランジスタがその動作領域の飽和領域で作動し得る
ようにしたことを特徴どする。
る電圧値を有する定電圧の回路接続点くアース）を具え
、少なくとも２個の電界効果トランジスタ（Ｍ３． Ｍ
４）をそのソースおよびドレイン電極を経て前記回路接
続点と第１トランジスタ（Ｍｌ）のトレイン電極との間
に挿入し、さらに、前記回路接続点と第２トランジスタ
（Ｍ２）のドレイン電極との間に、第１トランジスタの
ドレイン電極と回路接続点との間に挿入したトランジス
タ（Ｍ３．Ｍ４）の数と等しい数のトランジスタ（Ｍ５
．Ｍｏ）を、そのソースおよびドレイン電極を経て挿入
し、前記第１トランジスタ（Ｍｌ）と第２トランジスタ
（Ｍ２）との間に挿入されたトランジスタ（Ｍ３．Ｍ４
．Ｍ５．Ｍｏ）の各々のゲート電極をそのドレイン電極
に接続し、前記第１および第２トランジスタ（Ｍｌ、Ｍ
２）の両ドレイン電極を第１および第２電界効果トラン
スフアトランジスタ（Ｍ７．Ｍ８）を夫々経て第２出力
端子（ＣＫ）に接続し、該電界効果トランスファトラン
ジスタ（Ｍ７．Ｍ８）のゲート電極を第１入力端子（Ｃ
）に共通接続し、前記第１および第２トランジスタ（Ｍ
ｌ、Ｍ２＞の両ドレイン電極を第℃および第４電界効果
トランジスフアトランジスタ（Ｍ９．Ｍｌｏ）を夫々経
Ｃ第１出力端子（ＧＫ）に接続し、該電界効果トランス
ファトランジスタ（Ｍ９．Ｍｌｏ）の両ゲート電極を第
２入力端子（て）に接続し、さらに、前記第１および第
２トランジスタ（Ｍｌ、Ｍ２）を適宜バイアスしてこれ
らトランジスタがその動作領域の飽和領域で作動し得る
ようにしたことを特徴どする。
（実施例）
図面につき本発明を以下に詳細に説明づる。
第２図に示す本発明のインタフェース回路を、ＭＯ８絶
縁ゲート・エンハンスメント型電界効果トランジスタ集
梢回路で構成することができる。
縁ゲート・エンハンスメント型電界効果トランジスタ集
梢回路で構成することができる。
この回路の一部分を複雑な集積回路（図示せず）で形成
することもできる。
することもできる。
インタフェース回路は夫々ＰチャンネルおよびＮチャン
ネル形の第１および第２トランジスタＭ１およびＭ２を
具え、この各トランジスタは供給電圧源の正端子＋ＶＤ
Ｄ および負端子−ＶＳＳ に夫々接続されたソース電
極を有し、これら両端子の電几は当業者に゛アナログア
ースパとして規定される回路のアース点に関し同極性お
よび逆極性どする。
ネル形の第１および第２トランジスタＭ１およびＭ２を
具え、この各トランジスタは供給電圧源の正端子＋ＶＤ
Ｄ および負端子−ＶＳＳ に夫々接続されたソース電
極を有し、これら両端子の電几は当業者に゛アナログア
ースパとして規定される回路のアース点に関し同極性お
よび逆極性どする。
トランジスタＭ１およびＭ２のゲート電極を第１および
第２基準電圧Ｖ＋ｒｅｆおよびＶ ｒｅｆに夫々接続し
、両基準電圧は正端子＋ＶＤＤ および負端子−ＶＳＳ
夫々に対し所定電圧に両電極を設定する回路手段（図
示せず）により形成する。
第２基準電圧Ｖ＋ｒｅｆおよびＶ ｒｅｆに夫々接続し
、両基準電圧は正端子＋ＶＤＤ および負端子−ＶＳＳ
夫々に対し所定電圧に両電極を設定する回路手段（図
示せず）により形成する。
各々がＮチャンネル形であると共にゲート電極をドレイ
ン電極に接続した第３．４．５および６トランジスタＭ
３．Ｍ４．Ｍ５およびＭｏをトランジスタＭ１のドレイ
ン電極とトランジスタＭ２のドレイン電極との間にその
ソースおよびドレイン電極が直列に接続された状態で挿
入する。
ン電極に接続した第３．４．５および６トランジスタＭ
３．Ｍ４．Ｍ５およびＭｏをトランジスタＭ１のドレイ
ン電極とトランジスタＭ２のドレイン電極との間にその
ソースおよびドレイン電極が直列に接続された状態で挿
入する。
トランジスタＭ４のソース電極とトランジスタＭ５のド
レイン電極との間の中央接続点をアース点に接続する。
レイン電極との間の中央接続点をアース点に接続する。
インタフェース回路には第１および第２入力端子Ｃおよ
びで並びに第１および第２出力端子ＧＫおよびＣＫを夫
々設ける。
びで並びに第１および第２出力端子ＧＫおよびＣＫを夫
々設ける。
Ｐチャンネルの第７トランジスタＭ７およびＮチャンネ
ルの第８トランジスタＭ８の両ゲート電極間の接続点に
よって第１入力端子Ｃを形成し、両ドレイン電極を共通
接続して第２出力端子ＣＫを形成する。
ルの第８トランジスタＭ８の両ゲート電極間の接続点に
よって第１入力端子Ｃを形成し、両ドレイン電極を共通
接続して第２出力端子ＣＫを形成する。
第７および第８トランジスタＭ７およびＭ８のソース電
極を、回路接続点ＶＬで第１トランジスタＭ１のドレイ
ン電極に、および回路接続点■で第２トランジスタのト
レイン電極に夫々接続する。
極を、回路接続点ＶＬで第１トランジスタＭ１のドレイ
ン電極に、および回路接続点■で第２トランジスタのト
レイン電極に夫々接続する。
夫々ＰチャンネルおよびＮチャンネルである第９および
第１０トランジスタＭ９およびＭｌｏのゲート電極間の
接続点によって第２入力端子Ｃを形成し、両トランジス
タのドレイン電極を共通接続して第１出力端子ＣＫを形
成する。
第１０トランジスタＭ９およびＭｌｏのゲート電極間の
接続点によって第２入力端子Ｃを形成し、両トランジス
タのドレイン電極を共通接続して第１出力端子ＣＫを形
成する。
第９および第１０トランジスタＭ９およびＭｌｏのソー
ス電極を、回路接続点ＶＨで第１トランジスタＭ１のド
レイン電極に、および回路接続点■で第２トランジスタ
Ｍ２のドレイン電極に夫々接続する。
ス電極を、回路接続点ＶＨで第１トランジスタＭ１のド
レイン電極に、および回路接続点■で第２トランジスタ
Ｍ２のドレイン電極に夫々接続する。
出力端子ＣＫおよびＣＫの各々を接続点ＶＨおよびＶＬ
、の電圧レベルに交互に切換えるためにはトランジスタ
Ｍ７．Ｍ８．Ｍ９およびＭｌｏを入力端子ＣおよびＣに
供給されるタイミング信号により駆動されるスイッチと
して排他的に作動させるようにする。
、の電圧レベルに交互に切換えるためにはトランジスタ
Ｍ７．Ｍ８．Ｍ９およびＭｌｏを入力端子ＣおよびＣに
供給されるタイミング信号により駆動されるスイッチと
して排他的に作動させるようにする。
このようにして、第２図に示１インタフェース回路の出
力端子に、２つの非重畳位相状態にあり、且つ矩形のパ
ルス波形を有するタイミング信号を得るようにする。
力端子に、２つの非重畳位相状態にあり、且つ矩形のパ
ルス波形を有するタイミング信号を得るようにする。
しかし、入力信号は対称的に実際には、これら出力タイ
ミング信号は供給電圧による雑音を含んでいない。
ミング信号は供給電圧による雑音を含んでいない。
本発明によれば、両接続点ＶＨおよびＶＬ間の電位差を
、これら接続点を供給電源から電気的に減結合すること
により一定に保って、その電圧を供給電圧の変動にほぼ
無関係に保持し得るようにする。
、これら接続点を供給電源から電気的に減結合すること
により一定に保って、その電圧を供給電圧の変動にほぼ
無関係に保持し得るようにする。
供給電源の負端子−ＶＳＳ の電圧の変動によって集積
回路基板のバイアスが変動し、その結果エンハンスメン
ト型として飽和し、ダイオード接続された１〜ランジス
タＭ３．Ｍ４．Ｍ５およびＭ６のしきい値が変動するの
を防止するためには、これらトランジスタが設けられて
いるＰ形不純物のドープ領域を各トランジスタのソース
電極に短絡し得るようにする。
回路基板のバイアスが変動し、その結果エンハンスメン
ト型として飽和し、ダイオード接続された１〜ランジス
タＭ３．Ｍ４．Ｍ５およびＭ６のしきい値が変動するの
を防止するためには、これらトランジスタが設けられて
いるＰ形不純物のドープ領域を各トランジスタのソース
電極に短絡し得るようにする。
これがため、接続点ＶＨとＶ、との間に挿入したトラン
ジスタの両端間の全電圧降下は一定に保持されるように
なる。
ジスタの両端間の全電圧降下は一定に保持されるように
なる。
しかし、本発明の主な特徴は、２個の相補トランジスタ
Ｍ１およびＭ２を適宜バイアスしてこれらトランジスタ
を飽和状態で常時作動させるようにする点にある。その
理由はこれらトランジスタの各ソース電極も、これらト
ランジスタを設けたドープ領域に短絡されＣいるからで
ある。
Ｍ１およびＭ２を適宜バイアスしてこれらトランジスタ
を飽和状態で常時作動させるようにする点にある。その
理由はこれらトランジスタの各ソース電極も、これらト
ランジスタを設けたドープ領域に短絡されＣいるからで
ある。
この目的のため、基準電圧Ｖ ” ｒｅｆおよびＶ″′
″ｒｅｆ並びに接続点ＶＨとＶ、との間に挿入したトラ
ンジスタＭ３．Ｍ４．Ｍ５およびＭ６のしきい値電圧の
値を適宜選定する。トランジスタＭ１およびＭ２に供給
されるゲート・ソース間電圧が一定であるため、これら
トランジスタのドレイン電流は一定となり、したがって
供給電源の変動に無関係となる。
″ｒｅｆ並びに接続点ＶＨとＶ、との間に挿入したトラ
ンジスタＭ３．Ｍ４．Ｍ５およびＭ６のしきい値電圧の
値を適宜選定する。トランジスタＭ１およびＭ２に供給
されるゲート・ソース間電圧が一定であるため、これら
トランジスタのドレイン電流は一定となり、したがって
供給電源の変動に無関係となる。
第２図の回路図から明らかなように、接続点■□の電圧
変化δ■ＤＤは正端子＋ＶＤＤ の電圧変化δＶＤＤ
ど対応関係があり、それは式で表わされる。ただし、ｇ
ｍは同一と仮定したトランジスタＭ３およびＭ４の相ｎ
コンダクタンスとし、ｇｏｔは１−ランジスタＭ１の出
力コンダクタン又とする。同様の関係が負端子−Ｖ８８
の電圧変化と接続点Ｖ、の負端子と同調する電圧変化
との間にも存在する。δ■Ｈを最小にするには、比ｇＯ
ｌ／ｇｇ＋をできる限り小さくする必要がある。
変化δ■ＤＤは正端子＋ＶＤＤ の電圧変化δＶＤＤ
ど対応関係があり、それは式で表わされる。ただし、ｇ
ｍは同一と仮定したトランジスタＭ３およびＭ４の相ｎ
コンダクタンスとし、ｇｏｔは１−ランジスタＭ１の出
力コンダクタン又とする。同様の関係が負端子−Ｖ８８
の電圧変化と接続点Ｖ、の負端子と同調する電圧変化
との間にも存在する。δ■Ｈを最小にするには、比ｇＯ
ｌ／ｇｇ＋をできる限り小さくする必要がある。
供給電源の雑音により生じた接続点ｖＨでの電圧変化δ
ｖＨを最小にするために、飽和領域で動作する電界降下
トランジスタの特定のバイアス電流に対する相互コンダ
クタンスの値を出力コンダクタンスより大きくし、トラ
ンジスタＭ１をその動作領域の飽和領域に保持する。同
様にしてトランジスタＭ２も飽和領域で動作するように
する。
ｖＨを最小にするために、飽和領域で動作する電界降下
トランジスタの特定のバイアス電流に対する相互コンダ
クタンスの値を出力コンダクタンスより大きくし、トラ
ンジスタＭ１をその動作領域の飽和領域に保持する。同
様にしてトランジスタＭ２も飽和領域で動作するように
する。
この供給電源の雑音に関する問題の解決策は、既知の適
切な手段、例えば、できる限り上記比ｇｏｔＺＱ−を減
少するように特に長いチャンネルを有するトランジスタ
Ｍ１およびＭ２を製造する等の手段を用いて最適化する
ことである。
切な手段、例えば、できる限り上記比ｇｏｔＺＱ−を減
少するように特に長いチャンネルを有するトランジスタ
Ｍ１およびＭ２を製造する等の手段を用いて最適化する
ことである。
本発明のインタフェース回路において、通常の使用の要
求に対してさほど重要でない信号のダイナミックレンジ
を犠牲にして実際に雑音低減（〜４６ｄＢ＞を得ること
ができる。
求に対してさほど重要でない信号のダイナミックレンジ
を犠牲にして実際に雑音低減（〜４６ｄＢ＞を得ること
ができる。
トランジスタＭ１およびＭＭ飽和領域で作動させると、
最大出力信号電圧は式 で与えられる。ただし、ＶＴｎ およびｖＴｐ は夫々
相補形トランジスタＭ２およびＭｌのしきい値電圧とす
る。
最大出力信号電圧は式 で与えられる。ただし、ＶＴｎ およびｖＴｐ は夫々
相補形トランジスタＭ２およびＭｌのしきい値電圧とす
る。
基準電圧ｖ ” ｒｅｒおよびＶ −ｒｅｆを適宜選択
してしきい値電圧より数百ミリボルト高い電圧でバイア
スし得るようにし、出力同期信号のダイナミックレンジ
も＋ＶＤＤ と−ＶＳＳ との間の供給電圧に近づける
。
してしきい値電圧より数百ミリボルト高い電圧でバイア
スし得るようにし、出力同期信号のダイナミックレンジ
も＋ＶＤＤ と−ＶＳＳ との間の供給電圧に近づける
。
以上本発明の一実施例を図と共に説明したが、この他に
本発明の範囲において種々の変更例が考えられること明
らかである。
本発明の範囲において種々の変更例が考えられること明
らかである。
例えば、出力パルス信号に最適ダイナミックレンジを与
えるため、アース点に接続された中央接続点で対称な配
置を維持しつつより多くのダイオード接続したトランジ
スタを接続点稲とＶＬとの間に介挿することができる。
えるため、アース点に接続された中央接続点で対称な配
置を維持しつつより多くのダイオード接続したトランジ
スタを接続点稲とＶＬとの間に介挿することができる。
第１図は、従来の能動フィルタのためのスイッチト・キ
ャパシタ差動積分器の回路図、第２図は、本発明の雑音
抑仕インタフェース回路の回路図である。 Ａ１・・・差動形演算増幅器 Ｃ１Ｃ・・・入力端子 ＧＫ、ＣＫ・・・出力端子Ｍ１
〜Ｍ１２． Ｍ２１． Ｍ２２・・・電界効果トランジ
スタ十Ｖ ・・・正端子 −ＶＳＳ ・・・負端子Ｄ
ャパシタ差動積分器の回路図、第２図は、本発明の雑音
抑仕インタフェース回路の回路図である。 Ａ１・・・差動形演算増幅器 Ｃ１Ｃ・・・入力端子 ＧＫ、ＣＫ・・・出力端子Ｍ１
〜Ｍ１２． Ｍ２１． Ｍ２２・・・電界効果トランジ
スタ十Ｖ ・・・正端子 −ＶＳＳ ・・・負端子Ｄ
Claims (1)
- 【特許請求の範囲】 １、矩形状のパルス波形信号を発生するタイミング信号
発生器に接続された第１および第２入力端子（Ｃ，０）
とユーザ回路に接続された第１および第２出力端子（Ｃ
Ｋ、ＣＫ）とを有する非重畳２相タイミング信号発生器
のＭ音抑圧インタフェース回路において、第１ＪＬ［Ｆ
１２給ｗ１端子（＋Ｖ 、−ＶＳＳ）Ｄ に夫々接続されたソース電極と第１および第２基準電圧
（Ｖ” ｒｅｆ 、 Ｖ−ｒｅｆ ） ニ夫々接続され
たゲート電極とを有する第１および第２電解効果トラン
ジスタ（Ｍ １． Ｍ ２）を具え、前記基準電圧（Ｖ
＋ｒｅｆ 、 Ｖ−ｒｅｆ ）は第１トランジスタ（Ｍ
ｌ）のゲート電極を第１給電端子（＋■ＤＤ）に対し、
定電圧に、および第２トランジスタ（Ｍ２）のゲート電
極を第２給電端子（−ＶＳＳ ）に対し定電圧に夫々保
持し；さらに、第１および第２給電端子（＋ＶＤＤ 、
−ｖｓｓ ）の電圧の中間にこれら電圧から等電圧相
違する電圧値を有する定電圧の回路接続点（アース）を
具え、少なくとも２個の電界効果トランジスタ（Ｍ３゜
Ｍ４）を毎のソースおよびドレイン電極を経て前記回路
接続点と第１トランジスタ（Ｍｌ）のドレイン電極との
間に挿入し、さらに、前記回路接続点と第２トランジス
タ（Ｍ２）のドレイン電極との間に、第１トランジスタ
のドレイン電極と回路接続点との間に挿入したトランジ
スタ（Ｍ３．Ｍ４）の数と等しい数のトランジスタ（Ｍ
５．Ｍ６）を、そのソースおよびドレイン電極を経て挿
入し、前記第１トランジスタ（Ｍｌ）と第２トランジス
タ（Ｍ２）との間に挿入されたトランジスタ（Ｍ３．Ｍ
４．Ｍ５．Ｍ６）の各々のゲート電極をそのドレイン電
極に接゛続し、前記第１および第２トランジスタ（Ｍｌ
、Ｍ２）の両ドレイン電極を第１および第２Ｎ界効果ト
ランスフアトランジスタ（Ｍ７．Ｍ８）を夫々経て第２
出力端子（ＧＫ）に接続し、該電界効果トランスファト
ランジスタ（Ｍ７．Ｍ８）のゲート電極を第１入力端子
（Ｃ）に共通接続し、前記第１および第２トランジスタ
（Ｍｌ、Ｍ２＞の両ドレイン電極を第３および第４電界
効果トランジスフアトランジスタ（Ｍ９、Ｍｌｏ）を夫
々経て第１出力端子 （ＣＫ）に接続し、該電界効果ト
ランスファトランジスタ（Ｍ９．ＭＩＯ）の両ゲート電
極を第２入力端子（Ｃ）に接続し、さらに、前記第１お
よび第２トランジスタ（Ｍｌ、Ｍ２）を適宜バイアスし
てこれらトランジスタがその動作領域の飽和領域で作動
し得るようにしたことを特徴とする雑音抑圧インタフェ
ース回路。 ２、第１電界効果トランジスタ（Ｍｌ）並びに第１およ
び第２電界効果トランスフアトランジスタをＰチャンネ
ル形とし、その他前記回路に含まれる全部のトランジス
タをＮチャンネル形とするようにしたことを特徴とする
特許請求の範囲第１項記載の雑音抑圧インタフェース回
路。 ３、前記回路に含まれる全部のトランジスタをＭＯ８絶
縁ゲート・エンハンスメント型電界効果トランジスタと
することを特徴とする特許請求の範囲第２項記載の雑音
抑圧インタフェース回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT20337A/84 | 1984-03-30 | ||
| IT20337/84A IT1218845B (it) | 1984-03-30 | 1984-03-30 | Circuito di interfaccia attenuatore di rumore per generatori di segnali di temporizzazione a due fasi non sovrapposte |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60229420A true JPS60229420A (ja) | 1985-11-14 |
| JPH0414885B2 JPH0414885B2 (ja) | 1992-03-16 |
Family
ID=11165831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60068352A Granted JPS60229420A (ja) | 1984-03-30 | 1985-03-30 | 非重畳２相タイミング信号発生器用雑音抑圧インターフエース回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4752704A (ja) |
| JP (1) | JPS60229420A (ja) |
| DE (1) | DE3511688A1 (ja) |
| FR (1) | FR2562356B1 (ja) |
| GB (1) | GB2158666B (ja) |
| IT (1) | IT1218845B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3717922A1 (de) * | 1987-05-27 | 1988-12-08 | Sgs Halbleiterbauelemente Gmbh | Als integrierte schaltung ausgebildete schaltereinrichtung |
| US4877980A (en) * | 1988-03-10 | 1989-10-31 | Advanced Micro Devices, Inc. | Time variant drive circuit for high speed bus driver to limit oscillations or ringing on a bus |
| JPH024011A (ja) * | 1988-06-21 | 1990-01-09 | Nec Corp | アナログスイッチ回路 |
| US4894562A (en) * | 1988-10-03 | 1990-01-16 | International Business Machines Corporation | Current switch logic circuit with controlled output signal levels |
| JP2642465B2 (ja) * | 1989-01-17 | 1997-08-20 | 株式会社東芝 | アナログ信号入力回路 |
| US4975653A (en) * | 1989-08-29 | 1990-12-04 | Delco Electronics Corporation | FM detector using switched capacitor circuits |
| JPH04146650A (ja) * | 1990-10-08 | 1992-05-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| DE10163461A1 (de) * | 2001-12-21 | 2003-07-10 | Austriamicrosystems Ag | Schaltungsanordnung zur Bereitstellung eines Ausgangssignals mit einstellbarer Flankensteilheit |
| US8154320B1 (en) * | 2009-03-24 | 2012-04-10 | Lockheed Martin Corporation | Voltage level shifter |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4042833A (en) * | 1976-08-25 | 1977-08-16 | Rockwell International Corporation | In-between phase clamping circuit to reduce the effects of positive noise |
| GB2034937B (en) * | 1978-11-14 | 1983-01-06 | Philips Electronic Associated | Regulated power supply |
| JPS56108258A (en) * | 1980-02-01 | 1981-08-27 | Seiko Instr & Electronics Ltd | Semiconductor device |
| JPS5780828A (en) * | 1980-11-07 | 1982-05-20 | Hitachi Ltd | Semiconductor integrated circuit device |
| US4370628A (en) * | 1980-11-17 | 1983-01-25 | Texas Instruments Incorporated | Relaxation oscillator including constant current source and latch circuit |
| JPS583183A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | 半導体装置の出力回路 |
| JPS5838032A (ja) * | 1981-08-13 | 1983-03-05 | Fujitsu Ltd | Ｃ―ｍｏｓインバータ駆動用バッファ回路 |
-
1984
- 1984-03-30 IT IT20337/84A patent/IT1218845B/it active
-
1985
- 1985-03-29 DE DE19853511688 patent/DE3511688A1/de active Granted
- 1985-03-29 FR FR8504749A patent/FR2562356B1/fr not_active Expired
- 1985-03-29 US US06/717,391 patent/US4752704A/en not_active Expired - Lifetime
- 1985-03-30 JP JP60068352A patent/JPS60229420A/ja active Granted
- 1985-04-01 GB GB08508435A patent/GB2158666B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| IT1218845B (it) | 1990-04-24 |
| FR2562356A1 (fr) | 1985-10-04 |
| DE3511688A1 (de) | 1985-10-10 |
| IT8420337A0 (it) | 1984-03-30 |
| JPH0414885B2 (ja) | 1992-03-16 |
| FR2562356B1 (fr) | 1988-07-29 |
| US4752704A (en) | 1988-06-21 |
| GB8508435D0 (en) | 1985-05-09 |
| DE3511688C2 (ja) | 1993-05-06 |
| GB2158666A (en) | 1985-11-13 |
| GB2158666B (en) | 1988-04-20 |
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